大容量存储器电路的3D封装结构的制作方法

本发明涉及电子产品封装技术领域，具体涉及一种大容量存储器电路的3D封装结构。

背景技术：

存储器电路在太空数据存储、高端电子对抗、网络信息安全、分布式计算、高速数据采集、大数据存储、工业智能化等领域被广泛使用，特别是卫星和火箭上，对大容量、高可靠存储器电路的需求越来越大。我国的存储器电路产品，一般以单芯片封装或者多芯片2D封装为主，有效存储容量与封装面积的比例不高，不能满足尖端行业对大容量存储的需求。一些封装厂商采用多芯片3D堆叠封装的方法，可以大幅度提高存储容量与封装面积的比例，但目前国内的提出的3D封装方案基本上都是以塑封为主，塑封方案虽然在存储容量上有所提升，但由于塑封自身特点，在可靠性上存在不足之处。总之，现阶段国内产品很难同时满足航空航天等领域的对存储器产品的大容量和高可靠需求。

技术实现要素：

本发明的目的在于提供一种大容量存储器电路的3D封装结构，该结构以陶瓷外壳完成存储器芯片的3D堆叠封装，与现有技术中产品相比，不但提高了储存容量，还可以满足国内尖端行业对储存器产品的高可靠性需求。

为实现上述目的，本发明所采用的技术方案如下：

一种大容量存储器电路的3D封装结构，包括储存器芯片、胶粘剂、键合丝、基板和外壳；所述储存器芯片为多个，采用垂直错层堆叠方式形成3D芯片组，各储存器芯片之间采用胶粘剂粘接；所述3D芯片组采用胶粘剂粘接在基板上，基板采用胶粘剂固定在外壳上；所述3D芯片组与基板之间、3D芯片组与外壳之间、储存器芯片与储存器芯片之间均采用键合丝完成电连接。该封装结构还包括盖板，所述盖板与外壳之间形成密封的封装体，3D芯片组封装于所述封装体内。

所述垂直错层堆叠方式是指各存储器芯片沿垂直方向上堆叠，相邻存储器芯片沿水平方向错开。所述封装结构中，各存储器芯片的PAD点均设计在各芯片上相邻两侧。

所述存储器芯片的数量至少为2个，两个相邻芯片之间在水平方向上沿X向和Y向分别错开2mm，错开的距离保证既露出芯片PAD点，也有足够大的粘接面。

所述存储器电路中各芯片的连接关系为：各存储器芯片之间为并联关系；每个存储器芯片的电源(VCC)并联在一起；每个存储器芯片的地(GND)并联在一起；每个存储器芯片的信号线Signal 1、Signal 2、Signal 3、……、Signal N并联在一起；每个存储器芯片的使能端Select 1、Select 2、Select 3、……、Select N单独引出。

所述胶粘剂为环氧树脂胶、聚氨酯、硅胶或合金焊料片；所述键合线为铝硅丝、金丝、铝丝或铜丝；所述基板为PCB基板或陶瓷基板；所述外壳为陶瓷管壳、金属管壳或塑封材料；所述盖板为金属盖板或陶瓷盖板。

所述基板与外壳为一体化结构，或者为相互独立的两个组装；所述外壳与盖板之间的密封为平行缝焊、焊料环低温烧结密封、激光焊接或储能焊密封方式。

本发明的优点和有益效果如下：

现有大容量存储器芯片的3D堆叠中，都是芯片与芯片之间完全重合的垂直堆叠，这样芯片与芯片之间需要加垫高片，才能确保芯片表面的键合点不受影响，给组装过程待了很大的麻烦。本申请芯片之间采用垂直错层堆叠方式，不但提高了储存容量，还可以满足国内尖端行业对储存器产品的高可靠性需求。

附图说明

图1为本发明大容量存储器电路3D封装结构图。

图2为本发明大容量存储器电路3D封装流程图。

图3为本发明中芯片与芯片之间的并联关系。

图4为本发明封装过程中芯片PAD点分布在芯片的相邻两侧。

具体实施方式：

下面结合具体实施例来对本发明做进一步阐述，应理解，以下实施例仅限用于说明本发明，而不用于限制本发明的保护范围。

本发明为大容量存储器电路的3D封装结构，其结构如图1所示。该封装结构包括储存器芯片、胶粘剂、键合丝、基板、外壳和盖板；所述储存器芯片为多个，采用垂直堆叠方式形成3D芯片组，各储存器芯片之间采用胶粘剂粘接；所述3D芯片组采用胶粘剂粘接在基板上，基板采用胶粘剂粘接在外壳上；

所述3D芯片组与基板之间、3D芯片组与外壳之间、储存器芯片与储存器芯片之间均采用键合丝完成电连接；形成存储器电路；

所述盖板与外壳之间形成密封的封装体，3D芯片组封装于所述封装体内。

所述存储器电路中各芯片的连接关系为(如图3)：各存储器芯片之间为并联关系；每个存储器芯片的电源(VCC)并联在一起；每个存储器芯片的地(GND)并联在一起；每个存储器芯片的信号线Signal 1、Signal 2、Signal 3、……、Signal N并联在一起；每个存储器芯片的使能端Select 1、Select 2、Select 3、……、Select N单独引出。

所述封装结构中，各存储器芯片的PAD点均设计在芯片的相邻两侧，如图4所示。存储器芯片与存储器芯片之间采用垂直错层堆叠方式，所述存储器芯片的数量至少为2个(优选为两个)；所述垂直错层堆叠方式是指各存储器芯片沿垂直方向上堆叠，沿水平方向错开。两个相邻芯片之间在水平方向上沿X向和Y向分别错开的距离为2mm，既露出芯片PAD点，也要保证足够大的粘接面积；

所述胶粘剂为环氧树脂胶、聚氨酯、硅胶或合金焊料片；所述胶粘剂优选不导电材料，也可以是导电材料。

所述键合线为铝硅丝、金丝、铝丝或铜丝。

所述基板为PCB基板或陶瓷基板。

所述外壳为陶瓷管壳、金属管壳、或高可靠塑封材料。

所述基板与外壳为一体化结构，或者为相互独立的两个组装。

所述盖板为金属盖板或陶瓷盖板。

所述外壳与盖板之间的密封为平行缝焊、焊料环低温烧结密封、激光焊接或储能焊等密封方式。

实施例1：

本实施例进行大容量存储电路的可靠性3D封装的流程如图2所示。封装过程具体如下：

选用一款陶瓷外壳，管壳与基板采用一体化形式，由陶瓷管壳内部完成布线关系，代替独立基板。存储器芯片选用128Gb Nand Flash存储器芯片，芯片尺寸11mm×15mm。首先，在管壳内部涂适量的不导电胶，将一颗储存器芯片放置在管壳内部的不导电胶上。接着，在储存器芯片上继续涂适量的不导电胶，将另一颗储存器芯片放置在储存器芯片上的不导电胶上。

储存器芯片与储存器芯片之间错层粘接，两颗芯片垂直对齐后且中心重合后，第二颗芯片分别沿X\Y方向水平移动2mm，露出第一颗储存器芯片的PAD点，以便后续完成键合。存储器芯片的涂胶和放置过程由全自动贴片机完成，以确保组装精度。然后，将电路半成品送入烘箱内完成不导电胶的高温固化，使储存器芯片与管壳之间相对固定。采用32μm铝硅丝引线键合，将储存器芯片PAD点和管壳键合指之间形成电连接关系。对器件进行内部目检，分别用高倍目检和低倍目检，确保粘接关系和电连接关系正确无误，清除组装过程中的多余物。进一步，对半成品进行130℃高温烘焙4小时，排除电路内部附着的水汽等气体。最后，对电路采用平行缝焊的方式完成密封。

本发明3D堆叠产品与传统3D堆叠产品以及塑封器件相比，具有很高的可靠性。本实施例产品经历了温度循环、机械冲击、扫频振动、恒定加速度等几个关键的热应力试验后(如表1，表1方法中按GJB 548B-2005微电子器件试验方法和程序中各条款)，无失效现象。其中，可靠性试验按照宇航级产品的考核标准。

表1本实施例封装后产品测试

上述实施例仅示例性说明本发明的原理及性能，并非全部内容，人们还可以根据本实施例在无需创造性劳动前提下获得其他实施例，这些实施例都属于本发明保护范围。