一种具有载流子存储层的薄SOILIGBT器件的制作方法

本实用新型属于功率半导体技术领域，涉及一种具有载流子存储层的薄SOI LIGBT (Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)。

背景技术：

LIGBT是一种由横向场效应晶体管和双极型晶体管混合而成的结构，它兼具MOSFET 输入阻抗高和驱动简单的优点，以及BJT器件电流密度高和低导通压降的优势，已成为现代电力电子电路应用中的核心电子元器件之一。SOI LIGBT与标准CMOS电路兼容，广泛应用在高压集成电路中。其中一种运用是在三相单片集成逆变器中，用来驱动直流无刷电机。

研究者做了许多工作，但这些工作主要集中在厚顶层硅上，对薄顶层硅的关注较少。相比厚顶层硅，薄顶层硅在隔离和集成上的工艺难度更小，成本更低。同时，薄的顶层硅厚度有利于关断时间的降低。但是，由于表面复合的存在降低了漂移区内的电导调制效率，薄顶层硅的SOI LIGBT存在电流能力小和正向导通压降大的问题。

技术实现要素：

芯片的尺寸及功耗主要取决于SOI LIGBT的电流能力和正向导通压降。为了提升薄SOI LIGBT的电流能力，本实用新型提出了一种具有载流子存储层的薄SOI LIGBT，通过引入三栅及载流子存储层而提高器件的电流能力，降低正向导通压降。

本实用新型的技术方案为：

一种具有载流子存储层的薄SOI LIGBT器件，包括自下而上依次层叠设置的衬底层1、介质埋层2和顶部半导体层；沿器件横向方向，所述的顶部半导体层从一侧到另一侧依次具有阴极结构、槽栅结构、N型半导体漂移区4和阳极结构；

所述阴极结构包括沿器件垂直方向贯穿顶部半导体层的P型阱区3和P型重掺杂区5，P 型阱区3和P型重掺杂区5相互接触且P型阱区3位于靠N型半导体漂移区4的一侧；在P 型阱区3的上层具有N型重掺杂区6；所述P型重掺杂区5和P型阱区3的底部与埋氧层2 接触；所述P型重掺杂区5和N型重掺杂区6上表面引出阴极；

所述器件横向方向和器件垂直方向相互垂直；

所述阴极结构与N型半导体漂移区4之间沿器件纵向方向有间断分布的槽栅；所述槽栅由第一导电材料7及其四周的第一绝缘介质8构成；P型阱区3一部分伸入所述槽栅之间，在P型阱区3靠近N型半导体漂移区4的一侧具有沿器件垂直方向贯穿顶部半导体层的N型载流子存储层11，N型载流子存储层11位于槽栅之间且与N型半导体漂移区4接触；所述间断分布的槽栅之间的区域表面覆盖平面栅结构；所述平面栅结构包括第二绝缘介质10和覆盖在第二绝缘介质10之上的第一导电材料9；所述平面栅结构一侧与N型重掺杂区6表面接触，覆盖P型阱区3和N型载流子存储层11的上表面，并与N型半导体漂移区4接触；

所述器件纵向方向为同时与器件横向方向和器件垂直方向均垂直的第三维度方向；

所述阳极结构包括N型缓冲层12和P型阳极区13，所述P型阳极区13位于N型缓冲层12中，所述N型缓冲层12的下表面和埋氧层2相接，所述N型缓冲层12的一侧与N型半导体漂移区4接触；所述P型阳极区13引出阳极电极。

进一步的，所述槽栅靠近N型半导体漂移区4的侧面具有沿器件垂直方向贯穿顶部半导体层的P型层14；所述P型层14沿器件纵向方向间断分布，两个P型层14在纵向方向上的长度均大于或等于对应槽栅在纵向方向上的长度，P型层14之间具有间距。

进一步的，所述平面栅结构和沿器件纵向方向位于平面栅结构两侧的槽栅构成的三栅结构，其共同引出端为栅极。

进一步的，平面栅与其中一个槽栅电极的共同引出端为栅极，其他槽栅电极引出端为虚栅，虚栅与阴极电极相连。

进一步的，平面栅引出端为栅极，槽栅电极引出端为虚栅，虚栅与阴极电极相连。

本实用新型的有益效果为，相对于传统LIGBT结构，本实用新型具有更低的正向导通压降、更快的关断速度和更低的关断损耗。

附图说明

图1为实施例1的结构示意图；

图2为实施例1沿AA’的截面示意图；

图3为实施例1沿BB’的截面示意图；

图4为实施例2的结构示意图；

图5为实施例3的结构示意图；

图6为实施例3的结构示意图；

图7为实施例4的结构示意图；

图8为实施例5的结构示意图；

具体实施方式

下面结合附图和实施例，详细描述本实用新型的技术方案。

实施例1

如图1、2、3所示，本例的具有载流子存储层的薄SOI LIGBT器件，包括自下而上依次层叠设置的衬底层1、介质埋层2和顶部半导体层；沿器件横向方向，所述的顶部半导体层从一侧到另一侧依次具有阴极结构、槽栅结构、N型半导体漂移区4和阳极结构；

所述阴极结构包括沿器件垂直方向贯穿顶部半导体层的P型阱区3和P型重掺杂区5，P 型阱区3和P型重掺杂区5相互接触且P型阱区3位于靠N型半导体漂移区4的一侧；在P 型阱区3的上层具有N型重掺杂区6；所述P型重掺杂区5和P型阱区3的底部与埋氧层2 接触；所述P型重掺杂区5和N型重掺杂区6上表面引出阴极；

所述器件横向方向和器件垂直方向相互垂直；

所述阴极结构与N型半导体漂移区4之间沿器件纵向方向有间断分布的槽栅；所述槽栅由第一导电材料7及其四周的第一绝缘介质8构成；P型阱区3一部分伸入所述槽栅之间，在P型阱区3靠近N型半导体漂移区4的一侧具有沿器件垂直方向贯穿顶部半导体层的N型载流子存储层11，N型载流子存储层11位于槽栅之间且与N型半导体漂移区4接触；所述间断分布的槽栅之间的区域表面覆盖平面栅结构；所述平面栅结构包括第二绝缘介质10和覆盖在第二绝缘介质10之上的第一导电材料9；所述平面栅结构一侧与N型重掺杂区6表面接触，覆盖P型阱区3和N型载流子存储层11的上表面，并与N型半导体漂移区4接触；

所述器件纵向方向为同时与器件横向方向和器件垂直方向均垂直的第三维度方向；

所述阳极结构包括N型缓冲层12和P型阳极区13，所述P型阳极区13位于N型缓冲层12中，所述N型缓冲层12的下表面和埋氧层2相接，所述N型缓冲层12的一侧与N型半导体漂移区4接触；所述P型阳极区13引出阳极电极。

本例的工作原理为：

在器件正常导通时，阴极一侧的槽栅结构中的载流子存储层会阻挡从阳极注入的空穴进入P型阱区，同时，槽栅结构也会从物理上对空穴进行阻挡，使得漂移区靠近P型阱区一侧空穴浓度得到提高，器件的导通压降得以大幅下降；另外，槽栅结构对载流子存储层具有辅助耗尽的作用，在保证耐压能力不下降的情况下可以采用更高掺杂浓度的载流子存储层，使得器件的导通压降进一步减小；在器件正向阻断时，利用P型阱区、槽栅结构及平面栅对载流子存储层的耗尽作用，可以将载流子存储层耗尽，通过P型阱区对漂移区的耗尽作用实现正常的耐压。

本实用新型的有益效果为，相对于传统的薄SOI LIGBT结构，本实用新型在维持高耐压的情况下具有更低的正向导通压降。

实施例2

如图4所示，本例与实施例1的区别在于，本例在槽栅靠近N型半导体漂移区4的侧面具有沿器件垂直方向贯穿顶部半导体层的P型层14；P型层14沿器件纵向方向间断分布，两个P型层14在纵向方向上的长度均大于或等于对应槽栅在纵向方向上的长度，P型层14之间具有间距；正向导通时，通过槽栅的物理阻挡和载流子存储层对空穴的阻挡作用，使正向压降得以下降；正向阻断时，本例是利用槽栅靠近漂移区一侧的P型层对漂移区的耗尽夹断作用实现正常耐压；与实施例1相比，本例中载流子存储层的掺杂浓度可以更进一步得到提升，使正向导通压降更低。

实施例3

如图5和6所示，本例与实施例1和2的区别在于，本例中将所述平面栅结构和沿器件纵向方向位于平面栅结构两侧的槽栅构成的三栅结构，其共同引出端为栅极；这样的栅极接法，沟道面积变大，使得器件的饱和电流增大，正向导通压降得以下降；与实施例1和2相比，本例确定了栅极的位置。

实施例4

如图7所示，本例与实施例2的区别在于，平面栅与其中一个槽栅电极的共同引出端为栅极，其他槽栅电极引出端为虚栅，虚栅与阴极电极相连。这样的电极接法，沟道面积变大，使得器件的饱和电流增大，正向导通压降得以下降；同时，与实施例3相比，减小了沟道面积，正向导通压降较实施例3会有所增大，但使器件抗闩锁能力提升，短路能力增强。

实施例5

如图7所示，本例与实施例2的区别在于，平面栅引出端为栅极，槽栅电极引出端为虚栅，虚栅与阴极电极相连；这样的接法是在实施例4的基础上，进一步减小沟道面积，正向导通压降较实施例3和4会有所增大，但抗闩锁能力进一步提升，短路能力增强。