存储器的制作方法

本实用新型涉及半导体制造技术领域，特别涉及一种存储器。

背景技术：

存储器中通常包括电容器及晶体管，其中，所述电容器用以存储数据，所述晶体管用以控制对所述电容器中存储的数据的存取。具体的，所述存储器的字线(word line)电连接至所述晶体管的栅极，所述字线控制所述晶体管的开关；并且，所述晶体管的源极电连接至位线结构(bit line)，以形成电流传输通路；同时，所述晶体管的漏极电连接至所述电容器，以达到数据存储或输出的目的。其中，所述晶体管的漏极通常通过存储节点接触实现与所述电容器的电连接，相邻的存储节点接触之间通过接触间隔予以隔离。

现有技术所形成的接触间隔常存在孔隙缺陷，从而导致对存储的数据的存取存在一定的信号延迟失效(RC delay)问题。

技术实现要素：

本实用新型的目的在于提供一种存储器，以解决现有技术所形成的接触间隔常存在孔隙缺陷的问题。

为解决上述技术问题，本实用新型提供一种存储器，所述存储器包括：

一衬底，所述衬底中形成有沿第一方向和第二方向呈阵列排布的多个有源区，且所述有源区沿所述第二方向延伸，所述衬底中还形成有至少一条隔离线，所述隔离线隔离在所述第二方向上相邻的所述有源区；

多条位线结构，位于所述衬底上，所述位线结构沿第三方向延伸且对准连接所述有源区中的源极，每条所述位线结构包括一位线导体及覆盖所述位线导体的位线隔离层；

多个存储节点接触，位于所述衬底上，每个存储节点接触对准所述有源区中的一个漏极，在所述第二方向上相邻的所述存储节点接触之间具有一开口，所述开口对准所述隔离线；及，

接触间隔，填充于所述开口中，所述接触间隔包括一第一接触间隔材料层及一第二接触间隔材料层，其中所述第一接触间隔材料层形成有孔隙，所述第二接触间隔材料层填充所述孔隙。

可选的，在所述的存储器中，所述开口的深宽比大于或等于5，所述开口在所述第二方向上的截面宽度为小于或等于20nm，且所述开口的深度为大于或等于150nm。

可选的，在所述的存储器中，所述第一接触间隔材料层和所述第二接触间隔材料层的材质的介电常数为1～10且所述第二接触间隔材料层的底面材料的材质相异于所述第一接触间隔材料层的表面材料的材质。

可选的，在所述的存储器中，所述第一接触间隔材料层包括介电覆盖层及介电间隔层，所述介电覆盖层形成于所述衬底上，所述介电覆盖层覆盖所述开口，所述介电覆盖层的材质包含氮化硅与氧化硅的其中之一，所述介电间隔层形成于所述介电覆盖层上，并在所述开口中提供所述孔隙，所述介电间隔层的材质包含氧化硅与氮化硅的其中之一，并且所述介电间隔层的材质与所述介电覆盖层的材质为不相同。

可选的，在所述的存储器中，位于所述接触间隔两侧的所述存储节点接触的顶面低于所述接触间隔的顶面。

本实用新型还提供一种存储器，所述存储器包括：

一衬底，所述衬底中形成有呈阵列排布的多个有源区，所述衬底中还形成有沿第一方向延伸的至少一条隔离线，且所述有源区沿第二方向延伸，所述隔离线隔离在所述第二方向上相邻的所述有源区；

多条位线结构，位于所述衬底上，所述位线结构沿第三方向延伸且对准连接所述有源区中的源极；

多个存储节点接触，位于所述衬底上，每个存储节点接触对准所述有源区中的一个漏极，在所述第二方向上相邻的所述存储节点接触之间具有多个开口，所述开口对准所述隔离线；及

多个接触间隔，填充于所述开口中，所述接触间隔包括一第一接触间隔材料层及一第二接触间隔材料层，其中所述第一接触间隔材料层的表面包含介电间隔层，所述介电间隔层沿着所述第二方向的截面具有V形且往所述衬底延伸的裂痕，所述第二接触间隔材料层填充由所述介电间隔层所构成的裂痕。

可选的，在所述的存储器中，所述介电间隔层的裂痕深度大于或等于所述开口的深度30％。

可选的，在所述的存储器中，所述介电间隔层的裂痕宽度小于或等于所述开口宽度40％。

可选的，在所述的存储器中，所述介电间隔层沿着所述第二方向的截面呈V形。

可选的，在所述的存储器中，所述介电间隔层的材质包含氧化硅与氮化硅的其中之一。

可选的，在所述的存储器中，所述第二接触间隔材料层的材质包含氮化硅和氧化硅的其中之一，且所述第二接触间隔材料层的底面材料的材质相异于所述介电间隔层的材质。

可选的，在所述的存储器中，所述第一接触间隔材料层还包括介电覆盖层，所述介电覆盖层形成于所述衬底上，所述介电覆盖层覆盖所述开口，所述介电覆盖层的材质包含氮化硅与氧化硅的其中之一，所述介电间隔层形成于所述介电覆盖层上，并且所述介电间隔层的材质与所述介电覆盖层的材质为不相同。

在本实用新型提供的存储器中，接触间隔填充于存储节点接触之间的开口中，接触间隔包括第一接触间隔材料层及第二接触间隔材料层，第一接触间隔材料层形成有孔隙，第二接触间隔材料层填充孔隙，从而形成无孔隙缺陷的接触间隔，提高了接触间隔的质量与可靠性。

附图说明

图1a是本实用新型实施例提供的衬底的俯视示意图；

图1b是图1a沿AA’的剖面示意图；

图2a是图1b所示的衬底上形成第一位线隔离材料层后的结构示意图；

图2b是刻蚀图2a所示的半导体结构中的第一位线隔离材料层后的结构示意图；

图2c是在图2b所示的半导体结构上形成第二位线隔离材料层后的结构示意图；

图2d是在图2c所示的半导体结构上形成第三位线隔离材料层后的结构示意图；

图2e是在图2d所示的半导体结构上进行平坦化工艺后的结构示意图；

图2f是在图2e所示的半导体结构上形成硬掩膜层和光阻层的结构示意图；

图2g是刻蚀图2f所示的半导体结构中的第二位线隔离材料层和第三位线隔离材料层后的结构示意图；

图2h是在图2g所示的半导体结构上形成第四位线隔离层后的结构示意图；

图3a是在图2h所示的半导体结构上形成导电层后的结构示意图；

图3b是研磨或回刻蚀图3a所示的半导体结构中的导电层后的结构示意图；

图4a是对图3b所示的半导体结构执行刻蚀工艺后的结构示意图；

图4b是对图4a所示的半导体结构执行刻蚀工艺后的结构示意图；

图5a是在图4b所示的半导体结构上形成氮化硅层后的结构示意图；

图5b是图5a的局部a的放大示意图；

图6a是在图5a所示的半导体结构上形成氧化硅层后的结构示意图；

图6b是图6a的局部a的放大示意图；

图7a是对图5a所示的半导体结构执行研磨工艺后的结构示意图；

图7b是图7a的局部a的放大示意图；

图8a是在图7a所示的半导体结构上形成第二接触间隔材料层后的结构示意图；

图8b是图8a的局部a的放大示意图；

图9a是研磨或回刻蚀图8a所示的半导体结构后的结构示意图；

图9b是图9a的局部a的放大示意图；

图10是图9a的局部b的电路示意图；

图11a是本实用新型实施例提供的存储器的结构示意图；

图11b是图11a的局部c的放大示意图；

其中，

100-衬底；

110-有源区；111-源极；112-漏极；113-字线；

120-隔离线；

130-位线接触；

140-位线导体；

150-位线隔离层；

151’-第一位线隔离材料层；151-第一位线隔离层；

152’-第二位线隔离材料层；152-第二位线隔离层；

153’-第三位线隔离材料层；153-第三位线隔离层；

154-硬掩膜层；

155-图形化的光阻层；

156-第四位线隔离层；

160-位线结构；

170-导电层；

180-存储节点接触材料层；

190-遮蔽层；

200-存储节点接触；

210-开口；

220-第一接触间隔材料层；

221-介电覆盖层；

222-介电间隔层；

230-孔隙；

240-第二接触间隔材料层；

250-接触间隔；

260-电容器；

320-第一接触间隔材料层；

321-介电覆盖层；

322-介电间隔层；

330-裂痕；

340-第二接触间隔材料层；

350-接触间隔；

T1-第一方向；T2-第二方向；T3-第三方向。

具体实施方式

本实用新型的核心思想在于，提供一种存储器，以解决现有技术所形成的接触间隔常存在孔隙缺陷的问题。相应的，还提供一种所述存储器的制造方法。

其中，所述存储器的制造方法主要包括如下步骤：

步骤S10：提供一衬底，所述衬底中形成有沿第一方向和第二方向呈阵列排布的多个有源区，且所述有源区沿所述第二方向延伸，所述衬底中还形成有至少一条隔离线，所述隔离线隔离在所述第二方向上相邻的所述有源区；

步骤S11：形成多条位线结构于所述衬底上，所述位线结构沿第三方向延伸且对准连接所述有源区中的源极，每条所述位线结构包括一位线导体及覆盖所述位线导体的位线隔离层；

步骤S12：形成一存储节点接触材料层于所述衬底上，所述存储节点接触材料层覆盖所述衬底在相邻所述位线结构之间的区域；

步骤S13：图案化刻蚀所述存储节点接触材料层，以形成多个存储节点接触，每个存储节点接触对准所述有源区中的一个漏极，并形成多个开口，位于在所述第二方向上相邻的所述存储节点接触之间并对准所述隔离线；

步骤S14：形成一第一接触间隔材料层于所述衬底上，所述第一接触间隔材料层覆盖所述开口、所述存储节点接触及所述位线结构，并在所述开口中形成孔隙，所述孔隙在高出所述存储节点接触顶面的位置封闭；

步骤S15：研磨所述第一接触间隔材料层至暴露出所述存储节点接触，并打开所述孔隙；

步骤S16：形成一第二接触间隔材料层于所述衬底上，所述第二接触间隔材料层填充所述孔隙并覆盖所述存储节点接触及所述位线结构；及，

步骤S17：研磨所述第二接触间隔材料层至暴露出所述存储节点接触，以在所述开口中形成一接触间隔。

所述存储器包括：

一衬底，所述衬底中形成有沿第一方向和第二方向呈阵列排布的多个有源区，且所述有源区沿所述第二方向延伸，所述衬底中还形成有至少一条隔离线，所述隔离线隔离在所述第二方向上相邻的所述有源区；

多条位线结构，位于所述衬底上，所述位线结构沿第三方向延伸且对准连接所述有源区中的源极，每条所述位线结构包括一位线导体及覆盖所述位线导体的位线隔离层；

多个存储节点接触，位于所述衬底上，每个存储节点接触对准所述有源区中的一个漏极，在所述第二方向上相邻的所述存储节点接触之间具有一开口，所述开口对准所述隔离线；及，

接触间隔，填充于所述开口中，所述接触间隔包括一第一接触间隔材料层及一第二接触间隔材料层，其中所述第一接触间隔材料层形成有孔隙，所述第二接触间隔材料层填充所述孔隙。

在本实用新型提供的存储器中，接触间隔填充于存储节点接触之间的开口中，接触间隔包括第一接触间隔材料层及第二接触间隔材料层，第一接触间隔材料层形成有孔隙，第二接触间隔材料层填充孔隙，从而形成无孔隙缺陷的接触间隔，提高了接触间隔的质量与可靠性。

接下去将结合附图和具体实施例对本实用新型提出的存储器作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

请参考图1a和图1b，其中，图1a是本实用新型实施例提供的衬底的俯视示意图；图1b是图1a沿AA’的剖面示意图。如图1a和图1b所示，提供一衬底100，所述衬底100中形成有沿第一方向T1和第二方向T2呈阵列排布的多个有源区110且每个所述有源区110沿所述第二方向T2延伸；所述衬底100中还形成有至少一条隔离线120，所述隔离线120隔离在所述第二方向T2上相邻的所述有源区110。在本申请实施例中，所述有源区110包括源极111、位于所述源极111两侧的漏极112、及位于所述源极111和漏极112之间的字线113。所述第一方向T1为水平方向，所述第二方向T2与所述第一方向T1斜相交。

请继续参考图1a和图1b，在本申请实施例中，接着，形成多个位线接触130于所述衬底100上，所述位线接触130对准一个所述有源区110中的源极111。所述位线接触130与其对准的源极111电连接，所述位线接触130的材料可以为多晶硅或者金属。进一步的，所述位线接触130可以部分深入所述衬底100，即所述位线接触130的底面可以低于所述衬底100的顶面且所述位线接触130的顶面高于所述衬底100的顶面。

接着，形成多条位线导体140于所述衬底100上，所述位线导体140沿第三方向T3延伸且对准连接所述位线接触130，通过所述位线接触130，所述位线导体140对准连接所述有源区110中的源极111，所述第三方向T3与所述第二方向T2斜相交。所述位线导体140的材质可以为钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)、氧化钛(TiO₂)、氮化钛、N型多晶硅、P型多晶硅等或者它们的组合。

在本申请实施例中，接着形成位线隔离层于所述衬底100上，所述位线隔离层覆盖所述位线导体140。在本申请实施例中，所述位线隔离层为多层层叠结构，其通过如下步骤形成：

首先，如图2a所示，形成一第一位线隔离材料层151’于所述衬底100上，所述第一位线隔离材料层151’覆盖所述位线导体140(在此包括所述位线导体140的侧面和顶面)、其下的位线接触130(在此包括所述位线接触130暴露出的侧面)、及衬底100(在此包括暴露出的衬底100的顶面)。优选的，所述第一位线隔离材料层151’的材质为氮化硅。

接着，如图2b所示，刻蚀所述第一位线隔离材料层151’以形成第一位线隔离层151，所述第一位线隔离层151覆盖所述位线导体140(在此包括所述位线导体140的侧面和顶面)及其下的位线接触130(在此包括所述位线接触130暴露出的侧面)。

接着，如图2c所示，形成一第二位线隔离材料层152’于所述衬底100上，所述第二位线隔离材料层152’覆盖所述第一位线隔离层151(在此包括所述第一位线隔离层151的表面，即所述第一位线隔离层151的顶面和侧面)及衬底100(在此包括暴露出的衬底100的顶面)。所述第二位线隔离材料层152’的材质优选为氧化硅和氮氧化硅的其中之一，在本申请实施例中，所述第二位线隔离材料层152’的材质为氧化硅。

如图2d所示，形成一第三位线隔离材料层153’于所述衬底100上，所述第三位线隔离材料层153’覆盖所述第二位线隔离材料层152’(在此包括所述第二位线隔离材料层152’的表面)。优选的，所述第三位线隔离材料层153’为旋涂电介质(SOD，spin on dielectric)。进一步的，在形成所述第三位线隔离材料层153’之后，可接着对所述第三位线隔离材料层153’执行高温退火工艺以使得所述第三位线隔离材料层153’致密化。

如图2e所示，对所述第三位线隔离材料层153’执行化学机械研磨工艺或者离子蚀刻工艺或者两种工艺的组合，以使得所述第三位线隔离材料层153’表面平坦。平坦化后的所述第三位线隔离材料层153’仍覆盖所述第二位线隔离材料层152’(在此包括所述第二位线隔离材料层152’的表面)。

接着，如图2f所示，形成一硬掩膜层154于所述衬底100上，所述硬掩膜层154覆盖平坦化后的所述第三位线隔离材料层153’；进一步的，在所述硬掩膜层154上形成图形化的光阻层155，所述图形化的光阻层155对准所述位线导体140。具体的，所述图形化的光阻层155在所述衬底100上的投影覆盖所述位线导体140、所述第一位线隔离层151、靠近所述位线导体140的部分所述第二位线隔离材料层152’和部分所述第三位线隔离材料层153’(即所述第二位线隔离材料层152’覆盖所述第一位线隔离层151的部分以及所述第三位线隔离材料层153’覆盖所述第一位线隔离层151的部分)。

接着，如图2g所示，以所述图形化的光阻层155和所述硬掩膜层154为掩膜，刻蚀所述第三位线隔离材料层153’和所述第二位线隔离材料层152’，以形成第三位线隔离层153和第二位线隔离层152。其中，所述第二位线隔离层152覆盖所述第一位线隔离层151(在此包括所述第一位线隔离层151的表面)，所述第三位线隔离层153覆盖所述第二位线隔离层152(在此包括所述第二位线隔离层152的表面)。

在本申请实施例中，可以通过两步刻蚀工艺形成所述第三位线隔离层153和所述第二位线隔离层152。首先，以所述图形化的光阻层155为掩膜，刻蚀所述硬掩膜层154以形成图形化的硬掩膜层154，即将图案转移至所述硬掩膜层154上；接着，再以所述图形化的硬掩膜层154为掩膜，刻蚀所述第三位线隔离材料层153’和所述第二位线隔离材料层152’，直至暴露出所述衬底100，从而形成所述第三位线隔离层153和所述第二位线隔离层152。由此可以保证刻蚀工艺的精度和可靠性。

请继续参考图2g，在本申请实施例中，接着，剥离所述图形化的硬掩膜层154，即剥离残留的硬掩膜层154(和其上的图形化的光阻层155)。其中，可通过等离子工艺去除残留的硬掩膜层154(和其上的图形化的光阻层155)。进一步的，可通过去离子水清洗所形成的半导体结构，以去除残留物和微粒子。

接着，如图2h所示，形成一第四位线隔离层156于所述第三位线隔离层153上，所述第四位线隔离层156覆盖所述第三位线隔离层153(在此包括所述第三位线隔离层153的表面)，从而形成本申请实施例中的位线隔离层150及位线结构160。优选的，所述第四位线隔离层156的材料为氮化硅。其中，所述第四位线隔离层156也可通过先形成第四位线隔离材料层，然后图形化刻蚀所述第四位线隔离材料层而形成。

在此，所述位线结构160包括位线导体140及覆盖所述位线导体140的位线隔离层150；所述位线隔离层150包括第一位线隔离层151、第二位线隔离层152、第三位线隔离层153及第四位线隔离层156。

在本申请实施例中，接着，形成一存储节点接触材料层于所述衬底100上，所述存储节点接触材料层覆盖相邻两条所述位线结构160之间的衬底100。具体的，所述存储节点接触材料层通过如下工艺步骤实现：

如图3a所示，形成一导电层170于所述衬底100上，所述导电层170覆盖所述位线结构160及相邻两条所述位线结构160之间的衬底100。其中，所述导电层170的材料可以是未掺杂的多晶硅、掺杂的多晶硅或者金属等。当所述导电层170为金属钨时，优选的，在形成所述导电层170于所述衬底100上之前，先形成一层氮化钛层于所述衬底100上，接着所述导电层170再形成于所述氮化钛层上，从而避免金属钨材料的导电层170与衬底100反应，提高了所形成的半导体结构的可靠性。

接着，请参考图3b，以选自研磨、回刻蚀和两者组合其中之一的方式消耗所述导电层170的厚度，以形成所述存储节点接触材料层180，所述存储节点接触材料层180覆盖相邻两条所述位线结构160之间的衬底100。在本申请实施例中，所述存储节点接触材料层180的顶面高于所述位线导体140的顶面且低于所述位线结构160的顶面。优选的，所述存储节点接触材料层180的顶面与所述位线结构160的顶面之间的高度差是所述位线导体140的高度的10％～50％，由此可以给后续工艺提供足够的工艺窗口，保证工艺的质量与可靠性。优选的，所述存储节点接触材料层180的高度为大于或等于150nm。

请继续参考图3b，在本申请实施例中，接着形成一遮蔽层190，用以遮蔽/保护后续形成的存储节点接触。所述遮蔽层190覆盖所述存储节点接触材料层180及所述位线结构160(在此包括所述位线结构160的顶面和暴露出的侧面)。优选的，所述遮蔽层190的材料为氮化硅。

在本申请实施例中，接着，刻蚀所述存储节点接触材料层180，以形成多个存储节点接触，每个所述存储节点接触对准一个所述有源区中的一个漏极，并形成多个开口，所述开口位于在所述第二方向上相邻的所述存储节点接触之间并对准所述隔离线。优选的，每个所述开口的深宽比大于或等于5。

具体的，可先在所述遮蔽层190上形成一图形化的光阻层，所述图形化的光阻层覆盖每条所述位线结构160及靠近所述位线结构160的部分所述存储节点接触材料层180。

接着，以所述图形化的光阻层为掩膜，首先刻蚀所述遮蔽层190，以形成图形化的遮蔽层190，具体如图4a所示，所述图形化的遮蔽层190覆盖每条所述位线结构160及靠近所述位线结构160的部分所述存储节点接触材料层180。

接着，以所述图形化的遮蔽层190为掩膜(也即图形化的遮蔽层190作为图形化的掩膜层)，刻蚀所述存储节点接触材料层180，至暴露出所述衬底100。从而形成多个存储节点接触200，每个存储节点接触200对准一个所述有源区110中的一个漏极112，并形成多个开口210，所述开口210位于在所述第二方向T2上相邻的两个所述存储节点接触200之间且隔离相邻的两个所述存储节点接触200并对准所述隔离线120。优选的，每个所述开口的深宽比大于或等于5；更优的，每个所述开口的深宽比大于或等于7。

进一步的，在形成所述存储节点接触200和开口210之后，还可以清洗半导体结构以去除残留的微粒子。

优选的，每个所述开口210在所述第二方向T2上的截面宽度为小于或等于20nm，且每个所述开口210的深度为大于或等于150nm。

在本申请实施例中，接着形成一第一接触间隔材料层于所述衬底100上，所述第一接触间隔材料层覆盖所述开口210、所述存储节点接触200及所述位线结构160，并在所述开口210中形成孔隙，所述孔隙在高出所述存储节点接触200顶面的位置封闭。优选的，所述第一接触间隔材料层为单层结构或者多层层叠结构，所述第一接触间隔材料层的材料的介电常数为1～10。

具体的，先形成一介电覆盖层221于所述衬底100上，所述介电覆盖层221覆盖所述开口210、所述存储节点接触200及所述位线结构160，具体如图5a和图5b所示。在此，所述介电覆盖层221覆盖半导体结构上暴露出的表面。其中，所述介电覆盖层221可以通过ALD(原子层沉积)、LPCVD(低压力化学气相沉积)等工艺形成。其中，所述介电覆盖层221的材质包含氮化硅与氧化硅的其中之一。

接着，形成一介电间隔层222于所述介电覆盖层221上，所述介电间隔层222覆盖所述开口210、所述存储节点接触200及所述位线结构160，并在所述开口210中形成所述孔隙230，每个所述孔隙230在高出所述存储节点接触200顶面的位置封闭，具体如图6a和图6b所示。在此，所述介电间隔层222覆盖半导体结构上暴露出的表面。其中，所述介电间隔层222可以通过ALD(原子层沉积)、LPCVD(低压力化学气相沉积)、PECVD(等离子体增强化学的气相沉积)等工艺形成。所述介电间隔层222的材质包含氧化硅与氮化硅的其中之一，并且所述介电间隔层222的材质与所述介电覆盖层221的材质为不相同。

在此，所述第一接触间隔材料层220包括所述介电覆盖层221和覆盖所述介电覆盖层221的所述介电间隔层222，所述介电间隔层222的材质与所述介电覆盖层221的材质为不相同。

在本申请实施例中，接着，研磨所述第一接触间隔材料层220至暴露出所述存储节点接触200并打开每个所述孔隙230，具体如图7a和图7b所示。在此，所述研磨工艺可以分两个步骤实现：首先，研磨所述介电间隔层222直至所述介电覆盖层221；接着，再研磨所述介电覆盖层221直至所述存储节点接触200。进一步的，在所述研磨工艺之后，还可以清洗半导体结构以去除残留的微粒子。

接着，如图8a和图8b所示，形成一第二接触间隔材料层240于所述衬底100上，所述第二接触间隔材料层240填充所述孔隙230并覆盖所述存储节点接触200及所述位线结构160。即，所述第二接触间隔材料层240覆盖半导体结构暴露出的表面。优选的，所述第二接触间隔材料层240为单层结构或者多层层叠结构，所述第二接触间隔材料层240的材料的介电常数为1～10，所述第二接触间隔材料层240的材质包含氮化硅和氧化硅的其中之一。进一步的，所述第二接触间隔材料层240的底面材料的材质相异于所述第一接触间隔材料层220的表面材料(在此即所述介电间隔层222)的材质。在此，所述第二接触间隔材料层240为单层结构，所述第二接触间隔材料层240的材料为氮化硅。优选的，所述第二接触间隔材料层240通过ALD(原子层沉积)工艺形成。较佳的，在形成所述第二接触间隔材料层240之后，接着执行高温退火工艺，以使得所述第二接触间隔材料层240致密化，从而更好的填充所述孔隙230。

如图9a和图9b所示，接着，研磨所述第二接触间隔材料层240至暴露出所述存储节点接触200，以在所述开口210中形成一接触间隔250。在此，所述接触间隔250包括介电覆盖层221、位于所述介电覆盖层221内(上)的介电间隔层222及位于所述介电间隔层222内(上)的第二接触间隔材料层240，所述介电覆盖层221的材质为氮化硅，所述介电间隔层222的材质为氧化硅，所述第二接触间隔材料层240材质为氮化硅。在此，通过所述氮化硅材料的高致密性、良好的绝缘性以及所述氧化硅材料的低K性能，能够很好的填实所述开口210，即填实孔隙230，从而形成无孔隙缺陷的接触间隔250，提高了接触间隔250的质量与可靠性

在本申请实施例中，所述存储器的制造方法还包括：回刻蚀所述存储节点接触200，以使得所述接触间隔250两侧的所述存储节点接触200的顶面低于所述接触间隔250的顶面，提高所述存储节点接触200的隔离质量，可继续参考图9a和图9b。即在第二方向T2上，相邻的两个位线结构160之间，所述接触间隔250的顶面高于所述存储节点接触200的顶面。由此，也可以提高所述存储节点接触200后续接触电容器的可靠性。如图10所示，即通过回刻蚀所述存储节点接触200，以使得所述接触间隔250两侧的所述存储节点接触200的顶面低于所述接触间隔250的顶面，提高了所述存储节点接触200连接所述漏极112和后续形成的电容器260之间的可靠性。

请继续参考图9a和图9b，本申请实施例还提供一种存储器，所述存储器包括：

一衬底100，所述衬底100中形成有沿第一方向T1和第二方向T2呈阵列排布的多个有源区110，且所述有源区110沿所述第二方向T2延伸，所述衬底100中还形成有至少一条隔离线120，所述隔离线120隔离在所述第二方向T2上相邻的所述有源区110；

多条位线结构160，位于所述衬底100上，所述位线结构160沿第三方向T3延伸且对准连接所述有源区110中的源极111，每条所述位线结构160包括一位线导体140及覆盖所述位线导体140的位线隔离层150；

多个存储节点接触200，位于所述衬底100上，每个存储节点接触200对准所述有源区110中的一个漏极112，在所述第二方向T2上相邻的所述存储节点接触200之间具有一开口210，所述开口210对准所述隔离线120；及，

接触间隔250，填充于所述开口210中，所述接触间隔250包括一第一接触间隔材料层220及一第二接触间隔材料层240，其中所述第一接触间隔材料层220形成有孔隙230，所述第二接触间隔材料层240填充所述孔隙230。

优选的，所述开口210的深宽比大于或等于5，所述开口210在所述第二方向T2上的截面宽度为小于或等于20nm，且所述开口210的深度为大于或等于150nm。所述第一接触间隔材料层220和所述第二接触间隔材料层240的材料的介电常数为1～10且所述第二接触间隔材料层240的底面材料的材质相异于所述第一接触间隔材料层220的表面材料的材质。较佳的，所述第一接触间隔材料层220包括一介电覆盖层221及位于所述介电覆盖层221上的一介电间隔层222；所述第二接触间隔材料层240为单层结构，所述第二接触间隔材料层240的材料为氮化硅。所述接触间隔250两侧的所述存储节点接触200的顶面低于所述接触间隔250的顶面。

进一步的，本实用新型实施例还提供一种存储器，具体可参考图11a和图11b(同时可相应参考图1a)，所述存储器包括：

一衬底100，所述衬底100中形成有呈阵列排布的多个有源区110，所述衬底100中还形成有沿第一方向T1延伸的至少一条隔离线120，且所述有源区沿第二方向T2延伸，所述隔离线隔离120在所述第二方向T2上相邻的所述有源区110；

多条位线结构160，位于所述衬底100上，所述位线结构160沿第三方向T3延伸且对准连接所述有源区110中的源极111；

多个存储节点接触200，位于所述衬底100上，每个存储节点接触200对准所述有源区110中的一个漏极112，在所述第二方向T2上相邻的所述存储节点接触200之间具有多个开口210，所述开口210对准所述隔离线120；及

多个接触间隔350，填充于所述开口210中，所述接触间隔350包括一第一接触间隔材料层320及一第二接触间隔材料层340，其中所述第一接触间隔材料层320的表面包含介电间隔层322，所述介电间隔层322沿着所述第二方向T2的截面具有V形且往所述衬底100延伸的裂痕330，所述第二接触间隔材料层340填充由所述介电间隔层322所构成的裂痕330。

具体的，所述介电间隔层322的裂痕330深度大于或等于所述开口310的深度30％。进一步的，所述介电间隔层322的裂痕330宽度小于或等于所述开口310宽度40％。

在本申请实施例中，所述介电间隔层322沿着所述第二方向T2的截面也呈V形。较佳的，所述裂痕330的底端对准或者基本对准所述介电间隔层322的底端，即两个V形结构的尖端基本对准。

进一步的，所述介电间隔层322的材质包含氧化硅与氮化硅的其中之一。所述第二接触间隔材料层340的材质包含氮化硅和氧化硅的其中之一，且所述第二接触间隔材料层340的底面材料的材质相异于所述介电间隔层322的材质。所述第一接触间隔材料层320还包括介电覆盖层321，所述介电覆盖层321形成于所述衬底100上，所述介电覆盖层321覆盖所述开口210，所述介电覆盖层321的材质包含氮化硅与氧化硅的其中之一，所述介电间隔层322形成于所述介电覆盖层321上，并且所述介电间隔层322的材质与所述介电覆盖层321的材质为不相同。

综上可见，在本实用新型提供的存储器中，接触间隔填充于存储节点接触之间的开口中，接触间隔包括第一接触间隔材料层及第二接触间隔材料层，第一接触间隔材料层形成有孔隙，第二接触间隔材料层填充孔隙，从而形成无孔隙缺陷的接触间隔，提高了接触间隔的质量与可靠性。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。