用于静电保护的可控硅电路及其器件结构的制作方法

本实用新型涉及半导体制造领域，特别涉及一种用于静电保护的可控硅电路及其器件结构。

背景技术：

ESD(静电放电)是一种客观存在的自然现象，伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段，其外部环境和内部结构都会积累一定的电荷，会随时受到静电的威胁。因此，在芯片设计中需要在各个引脚放置ESD防护器件，用于保护芯片断电及上电这两种状态。

如图1所示，示意了现有技术中应用于静电保护的可控硅电路，包括：一个PNP型三极管、一个NPN型三极管、电阻和电阻所述PNP型三极管发射极通过电阻连接其基极和所述NPN型三极管的集电极，所述NPN型三极管发射极通过电阻连接其基极和所述PNP型三极管的集电极。所述PNP型三极管发射极作为所述可控硅电路的阳极，即静电输入端，所述NPN型三极管发射极作为所述可控硅电路的阴极，即对地端。如图2所示，示意了图1可控硅电路的器件结构图。

在现有技术中，芯片在断电和上电两种状态下ESD防护器件的触发电压是相同的。芯片上电时，由于芯片受到ESD，需要ESD防护器件先于芯片触发，因此芯片各个引脚的最高工作电压往往被ESD防护器件所限制。

技术实现要素：

本实用新型的目的是提供一种用于静电保护的可控硅电路及其器件结构，用于解决现有技术存在的芯片各个引脚的最高工作电压被ESD防护器件所限制的问题。

为实现上述目的，本实用新型提供了一种用于静电保护的可控硅电路，包括：

一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻，所述PNP型三极管发射极连接所述第一等效电阻第一端，所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端，所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端，所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端。

可选的，芯片上电时，所述可控硅电路控制端电压受控制电路控制；芯片断电时，所述可控硅电路控制端浮空。

可选的，芯片上电时，所述开关管导通；芯片断电时，所述开关管断开。

可选的，所述控制电路包括电流镜、输入管和输出管，所述电流镜输入端连接所述输入管，输出端连接所述输出管，所述输入管接收表征所述芯片上电的电压信号，得到所述电流镜的输入电流，所述电流镜输出电流控制所述输出管得到所述可控硅电路控制端电压。

可选的，所述可控硅电路集成在片内，所述可控硅电路的阴极、阳极分别连接芯片的两个引脚。

本实用新型还提供一种用于静电保护的可控硅器件结构：

衬底上形成高压N型阱、第一P型阱、第二P型阱和N型阱，所述第二P型阱和N型阱位于所述高压N型阱的上部；所述第一P型阱、第二P型阱和N型阱均位于衬底的上部；

所述N型阱和所述第一P型阱上方分别形成有第一多晶硅和第二多晶硅；

通过对所述第一P型阱、第二P型阱和所述N型阱的N+和P+光刻和注入，形成多个N+和P+区域；

所述第一多晶硅作为所述可控硅结构的控制端，通过对N+区域、P+区域域和第二多晶硅的连接，得到所述可控硅结构的阳极和阴极，所述阳极为静电进入端，所述阴极为对地端。

可选的，所述第一P型阱上部从左到右依次形成第一P+区域、第一N+区域和第二N+区域；所述第二P型阱上部从左到右依次形成第二P+区域、第三N+区域和第三P+区域；所述N型阱上部从左到右依次形成第四P+区域和第四N+区域；所述第一N+区域和所述第二N+区域之间的上方形成所述第一多晶硅；所述第三P+区域和所述第四P+区域之间的上方形成第二多晶硅。

可选的，所述第一P+区域一侧形成浅槽隔离区，另一侧至所述第一N+区域之间形成浅槽隔离区；所述第二N+区域至所述第二P+区域之间形成浅槽隔离区；所述第二P+区域至所述第三N+区域之间形成浅槽隔离区；所述第三N+区域至所述第三P+区域之间形成浅槽隔离区；所述N型阱两侧分别形成浅槽隔离区，靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域，并与所述第二多晶硅有重叠区域；所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区，所述第四N+区域另一侧形成浅槽隔离区。

可选的所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连，其连接端作为所述可控硅结构的阴极；所述第四P+区域和第四N+区域相连，其连接端作为所述可控硅结构的阳极；所述第二N+区域和第三P+区域相连。

可选的，在芯片断电时，所述可控硅结构的控制端浮空；在芯片上电时，所述可控硅结构的控制端电压受控制电路控制。

与现有技术相比，本实用新型之技术方案具有以下优点：区分对待芯片断电及上电状态的ESD防护：在断电时，ESD防护器件触发电压低于芯片触发电压，能起到保护作用；在上电时ESD防护器件触发电压高于芯片触发电压，不会限制其最高工作电压。本实用新型所述的用于静电保护的可控硅电路可以在不削弱静电防护能力的前提下，提高芯片引脚的最大工作电压。

附图说明

图1为现有技术应用于静电保护的可控硅电路示意图；

图2为图1可控硅电路的器件结构示意图；

图3为本实用新型应用于静电保护的可控硅电路示意图；

图4为图3可控硅电路的器件结构示意图；

图5为图3中控制端电压的控制电路图；

图6为可控硅电路的传输线脉冲曲线；

具体实施方式

以下结合附图对本实用新型的优选实施例进行详细描述，但本实用新型并不仅仅限于这些实施例。本实用新型涵盖任何在本实用新型的精神和范围上做的替代、修改、等效方法以及方案。

为了使公众对本实用新型有彻底的了解，在以下本实用新型优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本实用新型。

在下列段落中参照附图以举例方式更具体地描述本实用新型。需说明的是，附图均采用较为简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

如图3所示，示意了本实用新型应用于静电保护的可控硅电路，包括一个PNP型晶体管、一个NPN型晶体管和两个等效电阻和一个NMOS管。电阻一端和PNP型晶体管发射极相连，其连接端作为所述等效电路的阳极，电阻另一端和PNP型晶体管基极和NPN型晶体管集电极相连，PNP型晶体管集电极和NPN型晶体管基极、电阻一端及NMOS管漏极相连，PNP型晶体管发射极和电阻另一端及NMOS管源极相连，其连接端作为所述等效电路阴极，NMOS管栅极VA作为所述等效电路控制端。

在芯片断电时，所述可控硅电路控制端VA浮空，所述可控硅电路和传统的用于静电保护的可控硅电路结构一致，所述可控硅电路的触发电压低于芯片触发电压，能起到保护作用；在芯片上电时，所述可控硅电路控制端VA电压受控制电路控制被拉高，所述可控硅电路的触发电压高于所述芯片的工作电压，不会限制芯片的最高工作电压；所述芯片包括所述可控硅电路和受静电防护的电路，所述可控硅电路可以集成在片内，所述可控硅电路的阳极和阴极分别连接芯片的两个引脚，即所述可控硅电路的触发电压不会限制芯片各个引脚的工作电压。

如图4所示，示意了图3可控硅电路的器件结构图，包括：衬底、高压N型阱、第一P型阱、第二P型阱和N型阱，P型衬底上部有高压N型阱和第一P型阱，所述高压N型阱上部两侧有第二P型阱和N型阱；所述第一P型阱中从左到右分别形成有第一P+区域、第一N+区域和第二N+区域；所述第二P型阱中从左到右分别形成有第二P+区域、第三N+区域和第三P+区域；所述N型阱中从左到右分别形成有第四P+区域和第四N+区域；第一多晶硅在所述第一N+区域和所述第二N+区域之间的上方形成第一多晶硅；所述第三P+区域和所述第四P+区域之间的上方形成第二多晶硅。所述第一P+区域一侧形成浅槽隔离区，另一侧至所述第一N+区域之间形成浅槽隔离区；所述第二N+区域至所述第二P+区域之间形成浅槽隔离区；所述第二P+区域至所述第三N+区域之间形成浅槽隔离区；所述第三N+区域至所述第三P+区域之间形成浅槽隔离区；所述N型阱两侧分别形成浅槽隔离区，靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域，并与所述第二多晶硅有重叠区域；所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区，所述第四N+区域另一侧形成浅槽隔离区。所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连，其连接端作为所述可控硅器件的阴极；所述第四P+区域和第四N+区域相连，其连接端作为所述可控硅器件的阳极；所述第一多晶硅作为所述可控硅器件的控制端，所述第二N+区域和第三P+区域相连。上面所述的从左到右关系仅是根据本实用新型中的附图来说明，根据所述可控结构的不同视图或者根据所述可控硅器件放置位置，所述左右关系会有所调整。所述N型阱和第二P型阱分别产生图3中的等效电阻和

芯片上电时，如图5所示，示意了一种控制所述可控硅电路控制端VA电压的控制电路，包括：第一电阻R1、第二电阻R2和MOS管M1～M7，M3～M6组成电流镜，M1为输入管，M7为输出管。R1一端接收输入电压Vin，另一端连接M1漏极和M2栅极，M1栅极和M2源极相连及R2一端相连，M1源极和R2另一端接地。M2漏极接M4和M6的栅极及M4的漏极，M4源极连接M3和M5栅极及M3漏极，M3和M5源极接收输入电压Vin，M5漏极连接M6源极，M6漏极连接M7栅极，M7漏极接收输入电压Vin，M7源极连接所述可控硅电路的控制端。

当芯片上电后，Vin被拉高，导致M2栅极电压拉高进而使M2开启，而后R2产生压降导致M1也开启，使得M2栅极电压有所下降，这一负反馈将M2栅极电压维持在1V左右。由于M3、M4是MOS管的二极管接法导致M3、M4处于饱和状态导通，M3、M4、M5、M6构成电流镜，M5、M6上产生镜像电流，使得M7栅极产生电流，导致M7开启，最终将VA端电压拉高。这里，R1及R2的阻值在MΩ数量级，以尽量减小损耗。

如图6所示，示意了所述可控硅电路的控制端VA浮空和上电时，所述可控硅电路的传输线脉冲曲线(TLP)，从图中可以看出本实用新型在芯片断电和上电状态的ESD保护有所区分，上电状态时触发电压明显大于断电状态时的触发电压。

虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。

以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。