技术总结
本实用新型涉及一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区；相邻功率MOS器件单胞之间的N掺杂阱层内具有一轻掺杂P型锥形深阱部和重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层的上表面，所述轻掺杂P型锥形深阱部的下端与重掺杂P型阱接触区上表面接触，所述轻掺杂P型锥形深阱部的深度与沟槽的深度比例为10：（8~12）；沟槽顶部淀积有绝缘介质层，所述栅极导电多晶硅的上端嵌入绝缘介质层内。本实用新型功率MOS半导体器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时，使电场曲线趋于平缓，改善漏电流的增加程度。
技术研发人员：黄彦智;陆佳顺;杨洁雯
受保护的技术使用者：苏州硅能半导体科技股份有限公司
技术研发日：2017.12.22
技术公布日：2018.11.16