本实用新型涉及沟槽式功率MOS器件技术领域，具体涉及一种功率MOS半导体器件。
背景技术：
在半导体集成电路中，现有典型的沟槽型功率MOS 器件由下至上包括硅衬底、漏极、体区、源区、栅极沟槽、接触孔、层间电介质和顶层金属，栅极沟槽内依次生长栅氧和多晶硅。目前普通的沟槽型功率MOS 器件，影响栅极电阻的因素主要是沟槽尺寸以及多晶硅参杂浓度。现有的沟槽型功率MOS 器件普遍存在的问题是栅极电阻较高。
随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损耗占据总损耗70％左右，普通的沟槽式MOS器件在开关特性上显得越来越不足，如何提高开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。但是，该技术的不足在于只能降低约30％左右栅-漏电容Cgd，仍然不能满足节能及高频应用的需求。
因此，如何进一步加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，成为本技术领域技术人员的努力方向。
技术实现要素：
本实用新型目的是提供一种功率MOS半导体器件，该功率MOS半导体器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生，且降低了栅极电荷，从而提高开关速度和降低开关损耗。
为达到上述目的，本实用新型采用的技术方案是：一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区，位于所述漏极区上方的轻掺杂P掺杂杂质外延层；位于所述外延层上方的N掺杂阱层；位于所述N掺杂阱层并伸入所述外延层的沟槽；在所述N掺杂阱层上部且在所述沟槽四周形成具有P掺杂源极区，所述沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层；所述屏蔽栅导电多晶硅两侧及底部均由屏蔽栅氧化层包围，所述栅极导电多晶硅与屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层隔离；
相邻功率MOS器件单胞之间的N掺杂阱层内具有一轻掺杂P型锥形深阱部和位于P掺杂杂质外延层内的重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层的上表面，所述轻掺杂P型锥形深阱部的下端延伸至P掺杂杂质外延层中部并与重掺杂P型阱接触区上表面接触，所述轻掺杂P型锥形深阱部的深度与沟槽的深度比例为10：（8~12）；
所述沟槽顶部淀积有绝缘介质层，所述栅极导电多晶硅的上端嵌入绝缘介质层内，使得栅极导电多晶硅上端在竖直方向上高于P掺杂源极区。
上述技术方案中的有关内容解释如下：
1、上述方案中，所述屏蔽栅氧化层的厚度大于所述绝缘栅氧化层的最小厚度。
2、上述方案中，所述沟槽顶部淀积有绝缘介质层，并在位于栅极导电多晶硅上方和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和源极区电性连接。
3、上述方案中，所述轻掺杂P型锥形深阱部上端开口宽度与下端开口宽度比例为10：（2~4）。
4、上述方案中，所述轻掺杂N型锥形深阱部的侧壁与底部的夹角为110°~120°。
由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：
1、本实用新型功率MOS半导体器件，其相邻功率MOS器件单胞之间的P掺杂杂质外延层、N掺杂阱层内具有一轻掺杂P型锥形深阱部和重掺杂P型阱接触区，此轻掺杂P型锥形深阱部的上端延伸至N掺杂阱层的上表面，所述轻掺杂P型锥形深阱部的下端与重掺杂P型阱接触区上表面接触，所述轻掺杂P型锥形深阱部的深度与沟槽的深度比例为10：（8~12），在两个2个功率MOS器件单胞中间置入超结接面，加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。
2、本实用新型功率MOS半导体器件，其沟槽顶部淀积有绝缘介质层，所述栅极导电多晶硅的上端嵌入绝缘介质层内，使得栅极导电多晶硅上端在竖直方向上高于P掺杂源极区，改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电；采用增加一个屏蔽多晶硅有效降低了寄生电容，提高了高频性能且降低了开关损耗；其次，其降低了导电多晶硅侧壁和底部的栅极与漏极之间寄生电容Cgd；再次，其导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄生电容Cgd，也降低了栅极与源极之间寄生电容Cgs。
附图说明
附图1为本实用新型功率MOS半导体器件结构示意图。
以上附图中：1、漏极区；2、P掺杂杂质外延层；3、N掺杂阱层；4、沟槽；5、绝缘栅氧化层；6、P掺杂源极区；7、栅极导电多晶硅；8、屏蔽栅导电多晶硅；9、屏蔽栅氧化层； 10、导电多晶硅间绝缘介质层；11、绝缘介质层；12、金属连线；13、轻掺杂P型锥形深阱部；14、重掺杂P型阱接触区。
具体实施方式
下面结合附图及实施例对本实用新型作进一步描述：
实施例1：一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区1，位于所述漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽4四周形成具有P掺杂源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5；所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层3隔离；
相邻功率MOS器件单胞之间的N掺杂阱层3内具有一轻掺杂P型锥形深阱部13和位于P掺杂杂质外延层2内的重掺杂P型阱接触区14，此轻掺杂P型锥形深阱部13的上端延伸至N掺杂阱层3的上表面，所述轻掺杂P型锥形深阱部13的下端延伸至P掺杂杂质外延层2中部并与重掺杂P型阱接触区14上表面接触，所述轻掺杂P型锥形深阱部13的深度与沟槽4的深度比例为10：9；
所述沟槽4顶部淀积有绝缘介质层11，所述栅极导电多晶硅7的上端嵌入绝缘介质层11内，使得栅极导电多晶硅7上端在竖直方向上高于P掺杂源极区6。
上述轻掺杂P型锥形深阱部13上端开口宽度与下端开口宽度比例为10：2.5。
上述轻掺杂N型锥形深阱部18的侧壁与底部的夹角为118°。
实施例2：一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区1，位于所述漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽4四周形成具有P掺杂源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5；所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层3隔离；
相邻功率MOS器件单胞之间的N掺杂阱层3内具有一轻掺杂P型锥形深阱部13和位于P掺杂杂质外延层2内的重掺杂P型阱接触区14，此轻掺杂P型锥形深阱部13的上端延伸至N掺杂阱层3的上表面，所述轻掺杂P型锥形深阱部13的下端延伸至P掺杂杂质外延层2中部并与重掺杂P型阱接触区14上表面接触，所述轻掺杂P型锥形深阱部13的深度与沟槽4的深度比例为10：11；
所述沟槽4顶部淀积有绝缘介质层11，所述栅极导电多晶硅7的上端嵌入绝缘介质层11内，使得栅极导电多晶硅7上端在竖直方向上高于P掺杂源极区6。
上述屏蔽栅氧化层9的厚度大于所述绝缘栅氧化层5的最小厚度。
上述轻掺杂P型锥形深阱部13上端开口宽度与下端开口宽度比例为10：3。
上述轻掺杂N型锥形深阱部18的侧壁与底部的夹角为112°。
采用上述功率MOS半导体器件时，其在两个2个功率MOS器件单胞中间置入超结接面，加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度, 进而使崩溃效应不容易产生；其次，其降低了导电多晶硅侧壁和底部的栅极与漏极之间寄生电容Cgd；再次，其导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄生电容Cgd，也降低了栅极与源极之间寄生电容Cgs；再次，其沟槽顶部淀积有绝缘介质层，所述栅极导电多晶硅的上端嵌入绝缘介质层内，使得栅极导电多晶硅上端在竖直方向上高于P掺杂源极区，改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。