本公开涉及一种半导体封装结构和一种制造方法，且更确切地说，涉及一种半导体封装结构，其包含表面共面的介电层和导电元件(conductiveelement)，和一种用于制造所述半导体封装结构的方法。
背景技术：
在半导体封装结构中，包含导电通孔(conductivevia)，用于在不同层之间的电气连接。形成导电通孔可包含在衬底上形成孔，并接着通过镀敷(plating)在所述孔中形成导电元件。但是，由于镀敷中使用的电解质的组成，导电元件容易形成凹坑(dimple)形状或突出(protrusion)形状。换句话说，导电元件的上表面不是平面的。因此，电路层可能无法适当地安置于导电通孔上或上方。导电元件的凹坑形状或突出形状不利地影响具有此导电通孔的衬底的利用性。
技术实现要素：
在一些实施例中，根据一方面，一种半导体封装结构包含第一介电层、导电元件、第一电路结构、半导体裸片和封装体(encapsulant)。所述第一介电层界定至少一个穿孔。所述导电元件安置于所述穿孔中并包含第一部分和第二部分。所述第一部分的第一表面与所述第一介电层的第一表面大体上共面，且所述第二部分的第一表面的一部分从所述第一介电层的所述第一表面凹入(recess)。所述第一电路结构安置于所述第一介电层上。所述半导体裸片电连接到所述第一电路结构。所述封装体覆盖所述半导体裸片。
在一些实施例中，根据另一方面，一种半导体封装结构包含第一介电层、导电元件、第一电路结构、半导体裸片和封装体。所述第一介电层界定至少一个穿孔。所述导电元件安置于所述穿孔中并界定至少一个凹入部分。所述第一电路结构安置于所述第一介电层和所述导电元件上。所述第一电路结构包含第一部分，其与所述导电元件的所述凹入部分共形(conformal)。所述半导体裸片电连接到所述第一电路结构。所述封装体覆盖所述半导体裸片。
在一些实施例中，根据另一方面，一种用于制造半导体封装装置的方法包含：(a)提供第一介电层，其界定至少一个穿孔；(b)形成图案化光阻层在所述第一介电层上，其中所述图案化光阻层的第一部分定位于所述穿孔上方；(c)形成导电元件在所述穿孔中，其中所述导电元件接触所述图案化光阻层的所述第一部分；以及(d)形成第一电路结构在所述介电层上和在所述导电元件上。
在一些实施例中，根据另一方面，一种半导体封装结构包含第一介电层、第一电路结构、半导体裸片和封装体。所述第一介电层界定至少一个穿孔。所述第一电路结构安置于所述第一介电层上并延伸到所述穿孔。所述电路结构包含迹线(trace)和导电通孔，且所述导电通孔包含从所述第一介电层的第一表面突出的突出部分。所述迹线安置于所述导电通孔上。所述半导体裸片电连接到所述电路结构。所述封装体覆盖所述半导体裸片。
附图说明
本公开的一些实施例的方面在与附图一起阅读时从以下详细描述最好地理解。应注意，各种结构可能未按比例绘制，且出于论述的清楚起见，各种结构的尺寸可任意增大或减小。
图1说明根据本公开的一些实施例的半导体封装结构实例的截面图。
图2说明图1中的区域a1的放大视图。
图3说明图1中展示的半导体封装结构的导电元件的俯视图。
图4说明图2中的区域a2的放大视图。
图5说明根据本公开的一些实施例的半导体封装结构实例的截面图。
图6说明图5中的区域b1的放大视图。
图7说明图5中展示的半导体封装结构的导电元件的俯视图。
图8说明图6中的区域b2的放大视图。
图9说明根据本公开的一些实施例的半导体封装结构的实例。
图10说明根据本公开的一些实施例的半导体封装结构的实例。
图11说明根据本公开的一些实施例的半导体封装结构的实例。
图12说明根据本公开的一些实施例的半导体封装结构的实例。
图13说明根据本公开的一些实施例的半导体封装结构的实例。
图14说明根据本公开的一些实施例的半导体封装结构的实例。
图15说明根据本公开的一些实施例的半导体封装结构的实例。
图16说明根据本公开的一些实施例的半导体封装结构的一部分的放大视图的实例。
图17说明根据本公开的一些实施例的半导体封装结构的一部分的放大视图的实例。
图18说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图19说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图20说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图21说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图22说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图23说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图24说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图25说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图26说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图27说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图28说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图29说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图30说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图31说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图32说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
图33说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
具体实施方式
贯穿图式和具体实施方式使用共同参考编号来指示相同或类似组件。将从结合附图取得的以下详细描述易于理解本公开的实施例。
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和排列的具体实例来阐释本公开的某些方面。当然，这些仅是实例且并不希望是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
本公开的至少一些实施例公开一种包含半导体封装结构，其具有表面共面的导电元件和介电层，和用于制造具有此导电元件的包含介层孔(via)结构的半导体封装结构的技术。
在半导体封装中，包含导电通孔，其用于在不同层之间的电气连接。用于制造通孔结构的方法可包含在衬底上形成孔，并接着通过镀敷在所述孔中形成导电元件。但是，由于镀敷中使用的电解质的组成，导电元件容易形成凹坑形状或突出形状。换句话说，导电元件的上表面不是平面的。
由于导电元件的凹坑形状或突出形状，电路结构(例如导电迹线的部分)可能无法适当地安置于导电元件上或上方。举例来说，在形成导电元件之后，形成第二介电层于第一介电层上和导电元件上。接着，形成电路结构于第二介电层上。用于形成电路结构的过程可包含：形成图案化光阻层覆盖第二介电层的一或多个部分，并接着形成电路结构在第二介电层不由图案化光阻层覆盖的其它部分上。在第二介电层是薄膜的状况下，第二介电层的形状可与导电元件的表面共形。因此，第二介电层的上表面在导电元件正上方的部分不是平面的。导电元件正上方的图案化光阻层的部分可由于导电元件的凹坑或突出形状而倒塌，从而引起其后形成的电路结构的缺陷。举例来说，电路结构缺陷可在电路结构的线宽和线距(linewidthandlinespace，l/s)分别小于例如约7μm和约7μm、约5μm和约5μm、或约2μm和约2μm时发生。
本公开的实施例提供一种具有至少解决以上问题的导电元件的半导体封装结构。在一些实施例中，导电元件的上表面的至少一部分是呈平坦形式(flatform)。因此，例如导电迹线等电路结构可适当地安置于导电元件上或上方。
图1说明根据本公开的一些实施例的半导体封装结构1的实例。图2说明图1中的区域a1的放大视图。半导体封装结构1包含第一介电层2、基础层(baselayer)24、焊球26、导电元件3、第一电路结构4、第二介电层7、第二电路结构8、半导体裸片5和封装体6。
第一介电层2可以是例如钝化层(passivationlayer)或阻焊层(soldermasklayer)。在一些实施例中，第一介电层2可包含固化光可成像介电(photoimageabledielectric，pid)材料或由其形成，pid材料例如包含光引发剂(photoinitiators)的环氧树脂(epoxy)或聚酰亚胺(polyimide，pi)。第一介电层2具有第一表面21和与第一表面21相对的第二表面22，并界定至少一个穿孔(throughhole)20。穿孔20贯穿第一介电层2。穿孔20包含侧壁201，并具有第一端202和与第一端202相对的第二端203。第一端202接近第一介电层2的第一表面21，且第二端203接近第一介电层2的第二表面22。
基础层24安置于穿孔20中且邻近于穿孔20的第二端203。基础层24可包含第一金属层241和第二金属层242。第一金属层241可包含例如金，且第一金属层241的厚度可以是例如小于约0.01μm、小于约0.02μm、小于约0.05μm、小于约0.1μm或小于约0.5μm。第二金属层242可包含例如镍，且第二金属层的厚度可以是例如小于约0.5μm、小于约1μm、小于约2μm、小于约3μm或小于约5μm。第一金属层241和第二金属层242可通过例如镀敷形成。第一金属层241邻近于穿孔20的第二端203，且第二金属层242安置于第一金属层241朝向穿孔20的第一端202的第一表面2411上。在一些实施例中，包含镍的第二金属层242可以是障壁层(barrierlayer)，障壁层用于防止安置于其上的导电元件3的材料扩散。
焊球26安置于第一金属层241朝向穿孔20的第二端203的第二表面2412上。在一些实施例中，焊球26可大体上呈半球形，并可从第一介电层2的第二表面22突出。在一些实施例中，可减小焊球26的高度来用于例如焊盘网格阵列(landgridarray，lga)中。
导电元件3安置于第一介电层2的穿孔20中。举例来说，导电元件3安置于穿孔20中的基础层24上。导电元件3的材料可包含例如导电金属，例如铜或另一金属或金属合金，或其它导电材料。
图3说明图1中展示的半导体封装结构1的导电元件3的俯视图。导电元件3包含第一部分32和至少一个第二部分34。在一些实施例中，导电元件3可进一步包含至少一个第三部分35。在一些实施例中，如图3中所展示，导电元件3包含第一部分32、多个第二部分34、多个第三部分35，并界定至少一个凹入部分36。
第一部分32包含与第一介电层2的第一表面21大体上共面的第一表面321(如图2中所展示)。如图3中所展示，导电元件3的第一部分32位于穿孔20的中心处或接近中心。举例来说，第一部分32大体上位于导电元件3的中心处。
第二部分34和第三部分35可远离穿孔20的中心且邻近于穿孔20的侧壁201。因此，第二部分34和第三部分35位于导电元件3的外围处。在一些实施例中，第二部分34和第三部分35交替地排列于第一部分32的外围表面上。如图3中所展示，第一部分32可由第二部分34和第三部分35包围。第二部分34中的每一个包含第一表面341和突出部分342。第一表面341的一部分从第一介电层2的第一表面21凹入，以形成凹入部分36(如图2、3和4中所展示)。突出部分342具有尖峰(peak)343。第三部分35中的每一个包含第一表面351，其与第一部分32的第一表面321和第一介电层2的第一表面21大体上共面。
图4说明图2中的区域a2的放大视图。突出部分342从第一介电层2的第一表面21突出。凹入部分36由第二部分34的第一表面341和穿孔20的侧壁201界定。导电元件3的第二部分34的第一表面341与第一介电层2的第一表面21之间形成角度θ。在一些实施例中，角度θ可以是例如约0度到约5度、约0度到约10度、约0度到约15度、约0度到约30度、约0度到约45度或约0度到约60度。
第二部分34的突出部分342可具有从第一部分32的第一表面321测量的最大厚度“d”。举例来说，突出部分342的最大厚度“d”可界定于第一部分32的表面321与突出物342的尖峰343之间。于突出部分342邻近于穿孔20的中心的内部边缘与穿孔20的侧壁201之间可界定距离“d”(如图3和4中所展示)。在一些实施例中，
返回参看图1和图2，第一电路结构4安置于第一介电层2上，并延伸到穿孔20(和/或穿孔20上方的空间)。在一些实施例中，第一电路结构4的一部分可安置于导电元件3的第一部分32、第二部分34或第三部分35上。举例来说，第一电路结构4可包含与导电元件3的凹入部分36共形的第一部分43和与导电元件3的突出部分341共形的第二部分44。在一些实施例中，第一电路结构4和导电元件3可共同地定义为电路结构。在一些实施例中，导电元件3和第一电路结构4安置于导电元件3上的部分可共同地定义为电路结构的导电通孔。第一电路结构4安置于介电层2上且不在导电元件3上的其它部分可定义为电路结构的迹线。
第一电路结构4可包含多个金属层。如图1、图2和图4中所展示，第一电路结构4可包含第三金属层41和第四金属层42。第三金属层41的材料可包含例如钛和/或铜。第三金属层41的厚度可以是例如约0.1μm到约0.5μm、约0.2μm到约0.5μm或约0.1μm到约1μm。第四金属层42的材料可包含例如铜。第四金属层42的厚度可以是例如约2μm到约5μm、约1μm到约10μm或约1μm到约20μm。在一些实施例中，第三金属层41可以是通过溅镀(sputtering)形成的晶种层(seedlayer)，且第四金属层42可通过图案镀敷(patternplating)形成。因此，第一电路结构4，包含第三金属层41和第四金属层42，可呈一或多个薄膜的形式。
第二介电层7可安置于第一介电层2和导电元件3上。举例来说，第二介电层7安置于导电元件3的第二部分34上。第二介电层7覆盖第一电路结构4。第二介电层7可以是例如钝化层或阻焊层。在一些实施例中，第二介电层7可包含固化光可成像介电(pid)材料或由其形成，pid材料例如包含光引发剂的环氧树脂或聚酰亚胺(pi)。第二介电层7具有第一表面71和与第一表面71相对的第二表面72，并界定一个或多个开口74(如图1和2中所展示)。第二介电层7的第二表面72朝向且安置于第一介电层2的第一表面21上。开口74暴露第一介电层2上的第一电路结构4的部分。
第二电路结构8安置于第二介电层7上或嵌入于第二介电层7中，且安置于第二介电层7的开口74中的第一电路结构4上。第二电路结构8可电连接到第一电路结构4。第二电路结构8包含多个导电迹线(conductivetrace)84和多个凸块衬垫(bumppad)86。导电迹线84可安置于第二介电层7的第一表面71上，且电连接到凸块衬垫86。在一些实施例中，导电迹线84中的至少一个安置于导电元件3正上方。也就是说，第二电路结构8的一部分位于导电元件3正上方。在一些实施例中，凸块衬垫86中的每一个可安置于由第二介电层7界定的开口74中的相应一个中，并可从第二介电层7的第一表面71突出。
第二电路结构8可包含多个金属层。如图1中所展示，第二电路结构8包含第五金属层81、第六金属层82和第七金属层83。第五金属层81可包含例如铜；第六金属层82可包含例如镍；且第七金属层83可包含例如金。第五金属层81、第六金属层82和第七金属层83可通过溅镀和/或镀敷形成，因此可呈薄膜形式。在一些实施例中，第七金属层83的材料可包含例如锡，且第二电路结构可进一步包含银层，其位在包含锡的层上。
如图1中所展示，第五金属层81、第六金属层82和第七金属层83的安置于由第二介电层7界定的开口74中的部分构成凸块衬垫86。第五金属层81、第六金属层82和第七金属层83的安置于第二介电层7的第一表面71上的部分被图案化，并构成导电迹线84。另外，第二电路结构8的线宽和线距(l/s)分别小于例如约7μm和约7μm、约5μm和约5μm或约2μm和约2μm。
如图1中所展示，在一些实施例中，半导体裸片5电连接到第一电路结构4。在一些实施例中，半导体裸片5包含多个金属支柱(metalpillar)52和多个焊接连接器(solderconnector)54。金属支柱52通过焊接连接器54连接到凸块衬垫86，使得半导体裸片5电连接到第一电路结构4。底填充料(underfill)14安置于半导体裸片5与第二介电层7之间的空间中，以便覆盖并保护凸块衬垫86、金属支柱52和焊接连接器54。可包含例如封装化合物(moldingcompound)的封装体6覆盖半导体裸片5的至少一个侧表面、底填充料14和第二介电层7的第一表面71。封装体6的顶表面61与半导体裸片5的顶表面51大体上共面，使得来自半导体裸片5的热可通过顶表面51耗散。
由于导电元件3的第一部分32具有第一表面321，其与第一介电层2的第一表面21大体上共面，因此安置于其上的第二介电层7可具有平坦的上表面。因此，迹线84可适当地安置于导电元件3正上方。
在各种实施例中，导电元件可具有各种结构和/或排列。图5说明根据本公开的一些实施例的半导体封装结构1a的实例。图6说明图5中的区域b1的放大视图。图7说明图5中展示的半导体封装结构1a的导电元件3a的俯视图。半导体封装结构1a类似于图1中展示的半导体封装结构1，除了与导电元件3a相关的结构和排列以外。
如图5中所展示，导电元件3a包含第一部分32a和第二部分34a。第一部分32a的第一表面321a与第一介电层2的第一表面21大体上共面。第二部分34a的第一表面341a从第一介电层2的第一表面21凹入。如图7中所展示，第二部分34a位于穿孔20的中心处或接近所述中心。举例来说，第二部分34a大体上位于导电元件3的中心处。第一部分32a远离穿孔20的中心且邻近于穿孔20的侧壁201。举例来说，第一部分32a安置于围绕第二部分34a。凹入部分36a由第二部分34a的第一表面341a界定。第一电路结构4还可包含与导电元件3a的凹入部分36a共形的第一部分43a。但是，图1中的第一电路结构4的第二部分44可在如图5、6和7中所展示的半导体封装结构1a中省略。
图8说明图6中的区域b2的放大视图。高度差“d2”界定于第一部分32a的第一表面321a与第二部分34a的第一表面341a的最低点之间。第二部分34a具有最大宽度“d2”。举例来说，如图7中所展示，第二部分34a大体上呈圆形，且最大宽度“d2”被定义为第二部分34a的直径。第一部分32a的第一表面321a与第二部分34a的第一表面341a之间形成角度θ2。在一些实施例中，
类似于图1到图4中展示的半导体封装结构1，由于第一部分32a具有与第一介电层2的第一表面21大体上共面的第一表面321a，因此安置于其上的第二介电层7可具有平坦的上表面。因此，迹线84可适当地安置于导电元件3a正上方。
在各种实施例中，封装体可呈各种排列，并可覆盖半导体封装结构的各部分。图9说明根据本公开的一些实施例的半导体封装结构1b的实例。半导体封装结构1b类似于图1中展示的半导体1，除了省略了图1中所描绘的底填充料14之外。因此，封装体6进一步延伸到半导体裸片5与第二介电层7之间的空间中，并覆盖并保护凸块衬垫86、焊接连接器54和金属支柱52。
图10说明根据本公开的一些实施例的半导体封装结构1c的实例。半导体封装结构1c类似于图1中展示的半导体1，除了封装体6进一步覆盖半导体裸片5的顶表面51之外。举例来说，封装体6的顶表面61a位于半导体裸片5的顶表面51上方。
图11说明根据本公开的一些实施例的半导体封装结构1d的实例。半导体封装结构1d类似于图1中展示的半导体1，除了封装体6仅覆盖第二介电层7的第一表面71围绕半导体裸片5的一部分之外。举例来说，第二介电层7的第一表面71的其它部分暴露且并未由封装体6覆盖。导电迹线84和凸块衬垫86的部分也暴露且并未由封装体6覆盖。
图12说明根据本公开的一些实施例的半导体封装结构1e的实例。半导体封装结构1e类似于图1中展示的半导体1，除了可省略图1中的焊球26之外。替代地，可安置各向异性导电粘着层(anisotropicconductiveadhesivelayer)28，例如各向异性导电膜(anisotropicconductivefilm，acf)或各向异性导电膏(anisotropicconductivepaste，acp)，于第一介电层2的第二表面22上并可接触基础层24。
在一些实施例中，半导体封装结构可包含一个、两个、三个、四个或更多个介电层。图13说明根据本公开的一些实施例的半导体封装结构1f的实例。半导体封装结构1f类似于图1中展示的半导体1，除了可省略图1中的第二介电层7之外。因此，还可省略第二介电层7上的导电迹线84。因此，封装体6和底填充料14可接触第一电路结构4以及第一介电层2的第一表面21。
图14说明根据本公开的一些实施例的半导体封装结构1g的实例。半导体封装结构1g类似于图1中展示的半导体1，除了半导体封装结构1g进一步包含第四介电层7'和第四电路结构8'，其安置于第一介电层2与第二介电层7之间之外。第四介电层7'类似于第二介电层7，并还包含暴露第一电路层4的部分的多个开口74'。第四电路层8'类似于第二电路结构8，并还包含多个导电迹线84'和多个凸块衬垫86'。导电迹线84'安置于第四介电层7上且电连接到凸块衬垫86'。凸块衬垫86'中的每一个安置于开口74'中的相应一个中，并接触第一电路结构4。因此，第二电路结构8的凸块衬垫86中的每一个安置于第二导电层7的开口74中，并接触第四电路结构8'。因此，第二电路结构8通过第四电路结构8'电连接到第一电路结构4。在一些实施例中，第二电路结构8的导电迹线84的部分和第四电路结构8'的导电迹线84'的部分可安置于导电元件3正上方。
图15说明根据本公开的一些实施例的半导体封装结构1h的实例。半导体封装结构1g类似于图1中展示的半导体1，除了可省略图1中所描绘的焊接连接器54之外。替代地，半导体裸片5的金属支柱52可直接连接到导电衬垫86。
图16说明根据本公开的一些实施例的半导体封装结构1i的一部分的放大视图的实例。半导体封装结构1i类似于图1到图4中展示的半导体封装结构1，除了第一电路结构4a的第三金属层41a的一部分可位于导电元件3以下之外。
半导体封装结构1i进一步包含第三电路结构16和第三介电层18，而在半导体封装结构1i中省略了基础层24。第三电路结构16安置于第一介电层2的第二表面22上，且第三电路结构16的一部分暴露在穿孔20中。第三介电层18安置于第一介电层2的第二表面22上，并覆盖第三电路结构16。第一电路结构4a的第三金属层41a安置于第一介电层2的第一表面21上，并延伸到穿孔20中以接触第三电路结构16暴露在穿孔20中的部分。导电元件3安置于穿孔20中和第一电路结构4a的第三金属层41a上。举例来说，第一电路结构4a的第三金属层41a的一部分被夹设在第三电路结构16与导电元件3之间，且第一电路结构4a的第三金属层41a的一部分被夹设在第一介电层2与导电元件3之间。在半导体封装结构1i中，第一部分32的第一表面321和导电元件3的第三部分35的第一表面351(如图3中所展示)与第一介电层2上的第三金属层41a的第一表面411大体上共面。第四金属层42a安置于介电层2的第一表面21上的第三金属层41a上，且至少安置于导电元件3的第一部分32上。
图17说明根据本公开的一些实施例的半导体封装结构1j的一部分的放大视图的实例。半导体封装结构1j类似于图16中展示的半导体封装结构1i，除了导电元件3a的结构与图5到图8中展示的半导体1a的导电元件3a的结构相同之外。在半导体封装结构1j中，导电元件3a的第一部分32a的第一表面321a与第一介电层2上的第三金属层41a的第一表面411大体上共面。
图18到图33说明根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的阶段。
参考图18，提供载体90。在一些实施例中，载体90的材料可以是有机的(例如可包含聚丙烯(polypropylene，pp)、双马来酰亚胺三嗪(bismaleimidetriazine，bt)树脂、其两个或更多个的组合)或无机的(例如可包含玻璃、硅、陶瓷、金属或其两个或更多个的组合)。载体90可从俯视图是例如矩形、正方形、圆形、椭圆形或其它形状。金属层94，例如铜箔，通过粘着层92附着到载体90。形成第一介电层2于载体90的金属层94上。第一介电层2可以是例如钝化层或阻焊层。在一些实施例中，第一介电层2可包含固化光可成像介电(pid)材料或由其形成，pid材料例如包含光引发剂的环氧树脂或聚酰亚胺(pi)。第一介电层2具有第一表面21和与第一表面21相对的第二表面22。第一介电层2的第二表面22粘附到金属层94。
参考图19，形成至少一个穿孔20于第一介电层2上。穿孔20可通过例如微影技术形成。穿孔20贯穿第一介电层2，使得金属层94的一部分暴露在穿孔20中。穿孔20包含侧壁201，并具有第一端202和与第一端202相对的第二端203。第一端202接近第一介电层2的第一表面21，且第二端203接近第一介电层2的第二表面22。
参考图20，形成薄层941于第一介电层2的穿孔20中和暴露的金属层94上。薄层941的材料可与金属层94的材料相同。接着，形成基础层24，其包含第一金属层241和第二金属层242，于薄层941上。第一金属层241可包含例如金，且第一金属层241的厚度可以是例如小于约0.01μm、小于约0.02μm、小于约0.05μm、小于约0.1μm或小于约0.5μm。第二金属层242可包含例如镍，且第二金属层的厚度可以是例如小于约0.5μm、小于约1μm、小于约2μm、小于约3μm或小于约5μm。第一金属层241和第二金属层242可通过例如镀敷形成。第一金属层241形成于薄层941上且邻近于穿孔20的第二端203，且第二金属层242安置于第一金属层241朝向穿孔20的第一端202的第一表面2411上。在一些实施例中，包含镍的第二层242可以是障壁层，障壁层用于防止安置于其上的导电元件3(如图23中所展示)的材料扩散。举例来说，可通过例如镀敷依序形成薄层941、第一金属层241和第二层242。另外，第二金属层242具有在穿孔20中的第一表面2421，且第一表面2421的均匀度(uniformity)可以是例如小于约1％、小于约2％、小于约5％或小于约10％。
在一些实施例中，可基于表面的点而决定或测量均匀度。举例来说，可随机地选择表面多个点(例如5个点)。测量每个点处的层或膜的厚度(例如第二金属层242的厚度)。表面的均匀度可定义为例如：最大厚度与最小厚度之间的差，除以选定点处的厚度值的平均值的两倍：
参考图21，形成图案化光阻层96于第一介电层2上。举例来说，图案化光阻层96形成于第一介电层2的第一表面21上，并覆盖第一介电层2的穿孔20中的每一个的至少一部分。图案化光阻层96包含上表面961和与第一表面961相对的下表面962。图案化光阻层96的下表面962接触第一介电层2的第一表面21。图案化光阻层96包含至少一个第一部分963，并界定至少一个开口964，其与第一介电层2的穿孔20连通。光阻层96的第一部分963位于穿孔20上方，并包含侧表面965。在一些实施例中，开口964位于穿孔20的中心处或接近所述中心，且第一部分963位于穿孔20的外围处且围绕开口964。但是，在一些实施例中，如图22所展示的光阻层96的俯视图中，图案化光阻层96的第一部分963位于穿孔20的中心处。开口964位于穿孔20的外围处。举例来说，在图22中，图案化光阻层96可界定四个开口964对应于第一介电层2的每一穿孔20，且第一部分963由这些四个开口964包围。开口964的宽度“d”沿着从穿孔20的侧壁201到穿孔20的中心的方向界定。图案化光阻层96可进一步包含多个第二部分966。如图22中所展示，图案化光阻层98包含四个第二部分966，其与开口964交替地排列。
参考图23，通过例如镀敷形成导电元件3于穿孔20中的第二金属层242的第一表面2421上。同时，导电元件3接触图案化光阻层96的第一部分963。导电元件3可与图1到图4中展示的导电元件3相同。导电元件3包含第一部分32对应于并接触图案化光阻层96的第一部分963，和第二部分34对应于由图案化光阻层96界定的开口964。导电元件3还包含第三部分35(图3)对应于图案化光阻层96的第二部分966(图22)。导电元件3的第一部分32的第一表面321接触图案化光阻层96的第一部分963的下表面962，并与第一介电层2的第一表面21大体上共面。导电元件3的第二部分34延伸到光阻层96的第一部分963的侧表面965，以形成突出部分342。突出部分342从第一介电层2的第一表面21突出。
第二部分34进一步界定凹入部分36。凹入部分36由第二部分34的第一表面341和穿孔20的侧壁201界定。导电元件3的第二部分34的第一表面341与第一介电层2的第一表面21之间形成角度θ(图4)。角度θ可以是例如约0度到约5度、约0度到约10度、约0度到约15度、约0度到约30度、约0度到约45度或约0度到约60度。第二部分34的突出部分342具有从第一部分32的第一表面321测量的最大厚度“d”(图4)。举例来说，突出部分342的最大厚度“d”界定于第一部分32的表面321与突出物342的尖峰343(如图4中所展示)之间。在一些实施例中，
参考图24，在形成导电元件3之后，通过例如剥离移除图案化光阻层96。接着，形成第三金属层41于第一介电层2的第一表面21上和导电元件3上。第三金属层41可以是通过溅镀形成的晶种层。第三金属层41的材料可包含钛和/或铜，且第三金属层41的厚度可以是例如约0.1μm到约0.5μm、约0.2μm到约0.5μm或约0.1μm到约1μm。接着，形成第二光阻层98于第三金属层41上。第二光阻层98界定多个开口981以暴露第三金属层41的部分。
参考图25，形成第四金属层42于第二光阻层98的开口981中和第三金属层42上。可通过例如图案镀敷形成第四金属层42。第四金属层42的材料可包含铜，且第四金属层42的厚度可以是例如约0.1μm到约10μm、约1μm到约10μm或约2μm到约5μm。
参考图26，通过例如剥离来移除第二光阻层98。接着，通过例如蚀刻移除不被第四金属层42覆盖的部分第三金属层41。因此，形成第一电路结构4，其包含第三金属层41和第四金属层42。第一电路结构4的一部分安置于导电元件3的第一部分32、第二部分34或第三部分35上。举例来说，第一电路结构4包含与导电元件3的凹入部分36共形的第一部分43和与导电元件3的突出部分341共形的第二部分44。
接着，形成第二介电层7于第一介电层2上并覆盖第一电路结构4。第二介电层7可以是例如钝化层或阻焊层。在一些实施例中，第二介电层7可包含固化光可成像介电(pid)材料或由其形成，pid材料例如包含光引发剂的环氧树脂或聚酰亚胺(pi)。第二介电层7具有第一表面71和与第一表面71相对的第二表面72。第二介电层7的第二表面72朝向并安置于第一介电层2的第一表面21上。多个开口74形成于第二介电层7上以暴露第一电路结构4的部分。
参考图27，形成第五金属层81于第二介电层7上，且于第二介电层7的开口74中的第一电路层4上。第五金属层81可包含例如铜。接着，形成第三光阻层99于第五金属层81上。第三光阻层99界定多个开口991以暴露第五金属层81的部分。
参考图28，形成第六金属层82和第七金属层83于第三光阻层99的开口991中的第五金属层81上。第六金属层82可包含例如镍。第七金属层83可包含例如金。可通过溅镀和/或镀敷形成第六金属层82和第七金属层83。接着，通过例如剥离移除第三光阻层99。接着，通过例如蚀刻移除不被第六金属层82和第七金属层83覆盖的部分第五金属层81。因此，形成第二电路结构8。第二电路结构8包含多个导电迹线84和多个凸块衬垫86。如图28中所展示，由于导电元件3的第一部分32的第一表面321与第一介电层2的第一表面21大体上共面，因此第二介电层7的第一表面71是大体上平整的表面，使得第二电路结构8的至少一部分可形成于导电元件3正上方。第五金属层81、第六金属层82和第七金属层83的安置于由第二介电层7界定的开口74中的部分构成凸块衬垫86。第五金属层81、第六金属层82和第七金属层83的安置于第二介电层7的第一表面71上的部分被图案化，并构成导电迹线84。导电迹线84可安置于第二介电层7的第一表面71上或嵌入于第二介电层7中，并电连接到凸块衬垫86。在一些实施例中，导电迹线84中的至少一个安置于导电元件3正上方。凸块衬垫86中的每一个安置于由第二介电层7界定的开口74中的相应一个中，并可从第二介电层7的第一表面71突出。另外，第二电路结构8的线宽和线距(l/s)可分别小于例如约7μm和约7μm、约5μm和约5μm或约2μm和约2μm。
参考图29，提供半导体裸片5。通过例如倒装芯片接合技术电连接半导体5到第一电路结构4。在一些实施例中，半导体裸片5包含多个金属支柱52和多个焊接连接器54。金属支柱52通过焊接连接器54连接到第二电路结构8的凸块衬垫86，使得半导体裸片5可电连接到第一电路结构4。
图30说明根据本公开的一些实施例的图29中所描绘的载体90和半导体裸片5的示意性透视图。载体90的形状可以是例如矩形或正方形。
图31说明根据本公开的一些实施例的图29中所描绘的载体90a和半导体裸片5的示意性透视图。载体90a的形状可以是例如圆形或椭圆形。
参考图32，施加底填充料14到半导体裸片5与第二介电层7之间的空间，以便覆盖并保护凸块衬垫86、金属支柱52和焊接连接器54。接着，形成例如包含封装化合物的封装体6，并覆盖半导体裸片5的至少一个侧表面、底填充料14和第二介电层7的第一表面71。封装体6的顶表面61与半导体裸片5的顶表面51大体上共面，使得来自半导体裸片5的热可耗散。接着，移除载体90和粘着层92，并暴露金属层94。接着，通过例如蚀刻移除金属层94和薄层941。因此，暴露基础层24的第一金属层241，如图33中所展示。接着，形成焊球26在介电层2的穿孔20中的第一金属层241上。接着，执行单体化工艺(singulationprocess)，因此形成如图1中所展示的半导体封装结构1。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上排列，其限制条件是本公开的实施例的优点是不因此排列而有偏差。
如本文中所使用，术语“大致”、“大体上”、“大体”和“约”用以描述并解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面或大体上共面的。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下作出各种改变且取代等效物。所述图解可能未必按比例绘制。归因于制造工艺和公差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本揭露的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本公开的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。