本发明涉及半导体器件及其制造领域，特别涉及一种遂穿场效应晶体管及其制造方法。
背景技术：
随着集成电路技术的不断发展，器件尺寸不断缩小，导致器件的短沟道效应以及泄露电流等问题越来越突出，导致电路的功耗不断增加。对于传统的金属氧化物场效应晶体管(MOSFET)器件，受限于载流子的扩散机制，在常温下MOSFET器件的亚阈值摆幅(SS)无法突破60mV/dec，这严重影响了在相应的栅电压下的开关速率，导致漏电流随着电源电压的降低呈指数增长。
隧穿场效应晶体管(TFET，Tunneling Field Effect Transistor)，其工作原理是带带隧穿机制，从工作原理上来看，由于TFET的开启电流与温度没有指数依赖关系，因此亚阈值电流不受载流子热分布的限制，其SS可以实现小于60meV/dec，为降低功耗、减小器件关断电流，提供一种途径。然而，受隧穿几率的限制，传统的TFET隧穿电流较小，难以满足应用需求。
技术实现要素：
有鉴于此，本发明的目的在于提供一种遂穿场效应晶体管及其制造方法，提高器件的遂穿几率和遂穿电流。
为实现上述目的，本发明有如下技术方案：
一种遂穿场效应晶体管，包括：
衬底；
衬底上的栅结构，所述栅结构包括栅介质层以及其上的栅极；
位于所述栅结构一侧的衬底中的漏区；
位于部分所述栅结构之下以及所述栅结构另一侧的衬底中的源区，所述源区和所述漏区具有不同的掺杂类型。
可选地，所述源区的面积大于所述漏区的面积。
可选地，所述源区的掺杂浓度高于所述漏区的掺杂浓度。
可选地，所述源区的掺杂浓度至少较所述漏区的掺杂浓度高一个数量级。
可选地，还包括：与所述衬底具有不同材料的异质沟道层，所述异质沟道层位于所述栅结构下的衬底中且由所述栅结构覆盖，所述异质沟道层靠近所述源区的一端嵌在所述源区中。
可选地，所述衬底为硅衬底，所述异质沟道层包括：InAs、GaAs、InGaAs、InP、GeSi、GeSn、SiC中的一种或多种。
可选地，所述栅极包括铁电栅层。
一种遂穿场效应晶体管的制造方法，包括：
提供衬底；
在所述衬底中形成源区；
形成栅结构，所述栅结构位于部分所述源区及所述源区旁的衬底之上，所述栅结构包括栅介质层以及其上的栅极；
在所述栅结构与所述源区相对的一侧的衬底中形成漏区，所述源区和所述漏区具有不同的掺杂类型。
可选地，所述源区的面积大于所述漏区的面积。
可选地，在形成源区之后、形成栅结构之前，还包括：
在所述源区以及源区一侧的衬底中形成开口，并在开口中形成与所述衬底具有不同材料的异质沟道层；则，
所述形成栅结构，包括：
在所述异质沟道层上形成栅结构，所述栅结构覆盖所述异质沟道层。
本发明实施例提供的遂穿场效应晶体管及其制造方法，形成的源区位于部分栅结构下以及栅结构侧面的衬底中，也就是说，栅结构交叠覆盖部分的源区，这样，可以提高栅极电压对器件源区/沟道区的电势控制能力，进一步地，源区的面积大于漏区的面积，使源区载流子浓度总体上高于漏区载流子浓度，以增大器件的遂穿几率，整体提高器件的开态电流。
更进一步地，在衬底中源区和漏区之间还形成有与衬底沟道不同材料的异质沟道层，该异质沟道层减小了能带间隙，更进一步提高了载流子的遂穿几率，增大器件的遂穿电流，提高晶体管驱动能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的遂穿场效应晶体管的制造方法的流程图；
图2-9示出了根据本发明实施例的制造方法形成遂穿场效应晶体管的过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明旨在提供一种遂穿场效应晶体管及其制造方法，以提高器件的遂穿几率，增大器件的遂穿电流，使得遂穿场效应晶体管能够满足应用需求。参考图9所述，本申请提供了一种遂穿场效应晶体管，包括：
衬底100；
衬底100上的栅结构130，所述栅结构130包括栅介质层1301以及其上的栅极；
位于所述栅结构130一侧的衬底中的漏区140；
位于部分所述栅结构130之下以及所述栅结构130另一侧的衬底100中的源区110，所述源区110和所述漏区140具有不同的掺杂类型。
在本发明中，形成的源区位于部分栅结构下以及栅结构侧面的衬底中，也就是说，栅结构交叠覆盖部分的源区，这样，可以提高栅电压对器件源区/沟道区的电势控制能力，增大器件的遂穿电流，进而增大器件的开态电流。
在本发明实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。所述衬底100可以具有掺杂的衬底，例如为硼掺杂的P型衬底，掺杂浓度例如可以为1.56x1016cm-3。衬底100中还形成有隔离区102，所述隔离区102可以包括二氧化硅或其他可以分开器件的有源区的材料，隔离区102例如可以为浅沟槽隔离。
栅结构130包括栅介质层1301以及其上的栅极，栅介质层1301的材料可以为氧化硅或高k介质材料或其他合适的介质材料，高k介质材料是和氧化硅相比，具有高介电常数的材料，高k介质材料例如铪基氧化物，HfO2、HfSiO、HfSiON、HfTaO、HfTiO等。
栅极可以为单层或叠层结构，优选地，所述栅极为包括金属栅的叠层结构，更优选地，栅极中还包括铁电栅层，在一些实施例中，如图9所示，栅极包括从下至上依次层叠的第一金属栅1302、铁电栅层1303、第二金属栅1304以及栅电极层1305。其中，第一金属栅1301和第二金属栅1302的材料可以为Ti、Ta、Hf等单质金属、合金、金属氮化物等中的一种或多种，例如可以为Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。铁电栅层1303的材料例如可以为掺杂有铝(Al)、锶(Sr)、钡(Ba)、镐(Zr)、铌(Nb)、铬(Cr)、镧(La)或铋(Bi)等元素的氧化铪、氧化锰、氧化钛、氧化担或氧化铁等。栅电极层1305可以为金属电极材料，例如可以为金(Au)、银(Ag)等。最终形成的具有铁电栅层的栅极具有负电容效应，可以放大栅极表面电势，从而促进晶体管开态电流的进一步提升。
源区110从部分栅结构130下的区域延伸至栅结构130侧面的衬底100中，也就是说，源区110与栅结构130有部分交叠区域，而漏区140形成在与源区110相对的栅结构130另一侧的衬底100中，源区110和漏区140之间的区域为沟道区域。由于栅结构部分交叠覆盖源区，可以提高栅电压对器件源区/沟道区的电势控制能力，增大器件的遂穿电流，进而增大器件的开态电流。
源区110和漏区140为不同的掺杂类型，对于n型器件，源区为P型掺杂区，漏区为N型掺杂区；对于p型器件，源区为N型掺杂区，漏区为P型掺杂区，N型掺杂的掺杂元素例如可以为P、As、Sb等，P型掺杂的掺杂元素例如可以为B、Al、Ga等。
在更优的实施例中，源区110较漏区140具有更大的面积，可以是沿沟道方向，源区110较漏区140具有更宽的掺杂长度，和/或，沿栅极方向，源区110较漏区140具有更长的掺杂长度。源区的面积大于漏区的面积，使源区载流子浓度总体上高于漏区载流子浓度，以增大器件的遂穿几率，整体提高器件的开态电流
进一步地，源区110的掺杂浓度可以高于漏区140的掺杂浓度，源区110的掺杂浓度至少较漏区140的掺杂浓度高一个数量级，这样使得器件能进一步提高开态电流的同时具有较低的反向泄漏电流。在具体的应用中，源区110的掺杂浓度数量级可以为1020，漏区140的掺杂浓度数量级可以为1017-1019。
此外，在衬底100中还可以进一步形成有异质沟道层122，该异质沟道层122是指与作为沟道的衬底具有不同的材料的沟道层，该异质沟道层122形成在栅结构130之下的衬底中，由栅结构130覆盖，一端嵌在源区110中，另一端侧面为漏区140，使得源区110位于栅结构130下的部分区域为凹陷区域，凹陷区域中填充有异质沟道层122，这样，异质沟道层处于源区110和漏区140之间，作为晶体管器件的沟道区的一部分。该异质沟道层与衬底的沟道具有不同的材料，并在源区/沟道区之间形成了异质结结构，减小了能带间隙，进一步提高了载流子的遂穿几率，增大器件的开态电流，提高了晶体管驱动能力。
在具体的应用中，可以根据具体器件的性能来设置异质沟道层122的厚度可以为10-100nm，当衬底为硅衬底时，异质沟道层可以为InAs、GaAs、InGaAs、InP、GeSi、GeSn、SiC中的一种或多种。
此外，上述的晶体管器件还可以包括其他的必要的结构，例如包括栅结构130侧壁上的侧墙150以及暴露的源区110和漏区140表面上的金属硅化物层160等。
以上对本发明的隧穿场效应晶体管结构进行了描述，为了更好的理解本发明，以下将结合流程图对具体的实施例及形成方法进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，如图2所示。
在本实施例中，衬底采用硅衬底，硅衬底例如可以为体硅衬底、SOI(绝缘体上硅)衬底或其他叠层衬底。在其他实施例中，还可以为其他衬底，该衬底起到支撑及用于形成晶体管器件。
本实施例中，该硅衬底为具有硼掺杂的P型掺杂衬底，掺杂的浓度为1.56x1016cm-3。
衬底100中已经形成隔离结构102，该隔离结构102为浅沟槽隔离，具体的，可以在衬底100上形成掩膜图案，而后，利用刻蚀技术在衬底中形成浅沟槽，之后，在浅沟槽中形成氧化硅的介质材料，从而形成浅沟槽隔离的隔离区102，隔离区102之间的区域用于形成晶体管，而后去除掩膜图案，如图3所示。
在步骤S02，在所述衬底100中形成源区110，参考图4所示。
在本实施例中，源区110采用P型掺杂，具体的，可以在衬底上先形成源区的掩膜图案，而后进行P型掺杂的离子注入，P型掺杂的元素例如可以为B、BF2、Al、Ga等，注入剂量为1012～1015cm-2，注入能量为40～300kev，注入角度为7度，可以在该步骤中或后续步骤中通过退火激活掺杂，从而形成源区110，如图4所示。
在步骤S03，形成栅结构130，所述栅结构130位于部分所述源区110及所述源区110旁的衬底100之上，所述栅结构130包括栅介质层1301以及其上的栅极，参考图8所示。
该实施例中，栅结构130为叠层结构，如图7所示，具体的，首先，可以采用沉积或外延工艺形成栅介质层1301，栅介质层1301例如可以为HfO2；而后，可以采用沉积或外延工艺在栅介质层1301上形成第一金属栅1302，第一金属栅1302例如可以为TiN；接着，可以采用溶胶-凝胶工艺，在所述第一金属栅1302上形成铁电栅层1303，铁电栅层1303例如可以为掺杂有镐(Zr)或镧(La)或铝(Al)的铪基材料；而后，可以采用原子层沉积工艺形成第二金属栅1304，第二金属栅1304可以具有与第一金属栅1302相同的材料；而后，可以采用磁控溅射技术在第二金属栅1304上形成栅电极层1305；最后，进行图案化工艺，对上述叠层进行刻蚀，从而形成栅结构130，如图8所示，该栅结构130自下至上依次包括栅介质层1301、第一金属栅1302、铁电栅层1303、第二金属栅1304以及栅电极层1305，沿沟道方向，部分该栅结构130与部分的源区110交叠。
在步骤S04，在所述栅结构130与所述源区110相对的一侧的衬底100中形成漏区140，所述源区110和所述漏区140具有不同的掺杂类型，参考图9所示。
在本实施例中，漏区140采用N型掺杂，具体的，可以在衬底上先形成漏区的掩膜图案，而后进行N型掺杂的离子注入，N型掺杂的元素例如可以为P、As、Sb等，注入剂量为1012～1015cm-2，注入能量为20～300kev，注入角度为7度，参考图9所示。在本实施例中，通过调整源区110掺杂以及漏区140掺杂工艺中的注入剂量和注入能量，可以使得源区110的掺杂浓度高于漏区140的掺杂浓度，更优地，通过控制工艺，使得源区110的掺杂浓度至少较漏区140的掺杂浓度高一个数量级。
而后，可以进行退火工艺，退火工艺包括第一次退火工艺，该退火工艺为传统退火工艺，退火的温度范围可以为650-950℃，退火的时间可以为1s～2min；而后，进行第二次退火工艺，退火的温度范围可以为950-1350℃，该次退火可以为快速尖峰退火，退火的时间可以为5ms～10s，通过两次退火工艺，可以将源区110和漏区140注入的杂质激活，同时，改善栅结构130的特性，实现其铁电负电容特性。
而后，可以完成遂穿晶体管器件的其他的部件，例如在栅结构130的侧壁上形成侧墙150，在源区110和漏区140暴露的表面上形成金属硅化物层160，以及后续形成层间介质层以及源、漏、栅极的接触等等，这些工艺都可以采用现有的CMOS器件的加工工艺来完成，此处不再赘述。
在另一实施例中，同上述实施例不同的是，在栅结构下的衬底中，还形成有异质沟道层，以下将重点描述与上述实施例不同的部分，相同部分将不再赘述。
在步骤S201，提供衬底100，如图2所示。
在步骤S202，在所述衬底100中形成源区110，参考图4所示。
步骤S201同上述实施例的步骤S01，步骤S202同上述实施例的步骤S02。
在步骤S203，在所述源区110以及源区110一侧的衬底100中形成开口120，并在开口120中形成与所述衬底100具有不同材料的异质沟道层122，参考图5和图6所示。
在本实施例中，衬底100为硅衬底，异质沟道层122的材料可以为：InAs、GaAs、InGaAs、InP、GeSi、GeSn、SiC中的一种或多种。具体的，可以在衬底100上形成异质沟道层的掩膜图案，沿沟道方向，该掩膜图案暴露出部分的源区110以及其旁侧的衬底100，而后利用刻蚀技术，去除部分厚度的衬底材料，刻蚀掉的厚度可以为10-100nm，从而，形成开口120，如图5所示。而后，可以通过沉积或外延工艺在开口中填充与衬底不同的沟道材料，例如InAs，从而，形成了异质沟道层122，如图6所示，该异质沟道层122替代了部分的源区，使得异质沟道层122靠近源区一侧的部分嵌入在源区110中。
在步骤S204，在所述异质沟道层122上形成栅结构130，所述栅结构130覆盖所述异质沟道层122，参考图8所示。
该实施例中，栅结构130为叠层结构，如图7所示，具体的，首先，可以采用沉积或外延工艺形成栅介质层1301，栅介质层1301例如可以为HfO2；而后，可以采用沉积或外延工艺在栅介质层1301上形成第一金属栅1302，第一金属栅1302例如可以为TiN；接着，可以采用溶胶-凝胶工艺，在所述第一金属栅1302上形成铁电栅层1303，铁电栅层1303例如可以为掺杂有镐(Zr)或镧(La)或铝(Al)的铪基材料；而后，可以采用原子层沉积工艺形成第二金属栅1304，第二金属栅1304可以具有与第一金属栅1302相同的材料；而后，可以采用磁控溅射技术在第二金属栅1304上形成栅电极层1305；最后，进行图案化工艺，对上述叠层进行刻蚀，在异质沟道层122上形成栅结构130，如图8所示，该栅结构130自下至上依次包括栅介质层1301、第一金属栅1302、铁电栅层1303、第二金属栅1304以及栅电极层1305。更优地，如图8所示，沿沟道方向，图案化后的栅结构130靠近源区110的一侧完全覆盖异质沟道层122的端部，另一侧与异质沟道层122的端部齐平，由此增强了栅电压对源区/沟道区的控制能力的同时减弱了其对漏区/沟道区的控制能力，带来了更高的正向隧穿并遏制了反向隧穿，故使器件具有更高的开态电流和更低的反向泄漏电流的性能。
在步骤S205，在所述栅结构130与所述源区110相对的一侧的衬底100中形成漏区140，所述源区110和所述漏区140具有不同的掺杂类型，参考图9所示。
同上述实施例中的步骤S04。
至此，形成了本发明实施例的隧穿场效应晶体管。而后，可以根据需要，形成器件的其他结构，如侧墙、金属硅化物层、源、漏接触、栅极接触等。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。