一种集成电路结构的制作方法

本发明涉及集成电路技术领域，更具体地说，涉及一种集成电路结构。

背景技术：

在集成电路制造过程中，为了满足电路对器件的不同性能的需求，一般会对同类型的晶体管制造不同阈值电压版本的晶体管，满足不同的电路设计需求，如高阈值电压器件多用于构成低功耗或低速电路部分，低阈值电压器件多用于构成高速电路部分，正常阈值电压器件多用于构成中速电路部分。

但是，有限数量的阈值电压控制使得器件性能的控制只能是数量非常有限的粗颗粒范围，为了满足电路性能，往往需要选用性能远超过电路需求的晶体管，从而消耗不必要的能量。

技术实现要素：

有鉴于此，为解决上述问题，本发明提供一种集成电路结构，技术方案如下：

一种集成电路结构，所述集成电路结构包括多个nmos晶体管和多个pmos晶体管；

其中，部分所述nmos晶体管的栅极结构上覆盖张应力绝缘膜，其余部分所述nmos晶体管的栅极结构上覆盖非张应力绝缘膜；和/或部分所述pmos晶体管的栅极结构上覆盖压应力绝缘膜，其余部分所述pmos晶体管的栅极结构上覆盖非压应力绝缘膜。

优选的，覆盖至部分所述nmos晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同；和/或覆盖至部分所述pmos晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述nmos晶体管的栅极结构上覆盖非张应力绝缘膜，包括：

其余部分所述nmos晶体管的栅极结构上覆盖压应力绝缘膜。

优选的，覆盖至其余部分所述nmos晶体管的栅极结构上的所述压应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述nmos晶体管的栅极结构上覆盖非张应力绝缘膜，包括：

其余部分所述nmos晶体管的栅极结构上覆盖无应力绝缘膜。

优选的，所述其余部分所述pmos晶体管的栅极结构上覆盖非压应力绝缘膜，包括：

其余部分所述pmos晶体管的栅极结构上覆盖张应力绝缘膜。

优选的，覆盖至其余部分所述pmos晶体管的栅极结构上的所述张应力绝缘膜的应力密度大小不同。

优选的，所述其余部分所述pmos晶体管的栅极结构上覆盖非压应力绝缘膜，包括：

其余部分所述pmos晶体管的栅极结构上覆盖无应力绝缘膜。

优选的，所述pmos晶体管的源极接触区域和漏极接触区域掺杂ge元素，形成sige，以提升所述pmos晶体管的性能。

优选的，所述nmos晶体管的源极接触区域和漏极接触区域掺杂ge元素，形成sige，以降低所述nmos晶体管的性能。

相较于现有技术，本发明实现的有益效果为：

该集成电路结构，通过在nmos晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低nmos晶体管的性能，在pmos晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低pmos晶体管的性能，产生了更多数量的性能范围可控制的晶体管，满足了soc(system-on-chip，片上系统)设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低soc的功耗，特别是亚阈值极低功耗soc的功耗，进而提高soc的工作能效。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种集成电路结构的示意图；

图2为本发明实施例提供的一种nmos晶体管的结构示意图；

图3为本发明实施例提供的另一nmos晶体管的结构示意图；

图4为本发明实施例提供的一种pmos晶体管的结构示意图；

图5为本发明实施例提供的另一pmos晶体管的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图1-图5，图1为本发明实施例提供的一种集成电路结构的示意图，图2为本发明实施例提供的一种nmos晶体管的结构示意图，图3为本发明实施例提供的另一nmos晶体管的结构示意图，图4为本发明实施例提供的一种pmos晶体管的结构示意图，图5为本发明实施例提供的另一pmos晶体管的结构示意图，所述集成电路结构11包括多个nmos晶体管12和多个pmos晶体管13；

其中，如图2所示，部分所述nmos晶体管12的栅极结构g上覆盖张应力绝缘膜21，如图3所示，其余部分所述nmos晶体管12的栅极结构g上覆盖非张应力绝缘膜31；

如图4所示，部分所述pmos晶体管13的栅极结构g上覆盖压应力绝缘膜41，如图5所示，其余部分所述pmos晶体管13的栅极结构g上覆盖非压应力绝缘膜51。

需要说明的是，nmos晶体管12是在p型衬底上生成一层氧化物绝缘层22，然后用光刻工艺扩散两个高掺杂的n型区，从n型区引出电极，即其中一个是漏极d，另一个是源极s，在源极s和漏极d之间的氧化物绝缘层上镀一层金属层作为栅极结构g。

pmos晶体管13是在n型衬底上生成一层氧化物绝缘层42，然后用光刻工艺扩散两个高掺杂的p型区，从p型区引出电极，即其中一个是漏极d，另一个是源极s，在源极s和漏极d之间的氧化物绝缘层42上镀一层金属层作为栅极结构g。

在该实施例中，为了提高器件的性能，一般会在晶体管的栅极结构上覆盖合适的具有应力的绝缘膜，在nmos晶体管12的栅极结构g上覆盖张应力绝缘膜21，以提高nmos晶体管的性能，在pmos晶体管13的栅极结构g上覆盖压应力绝缘膜41，以提高pmos晶体管的性能。

事实上，在soc中多数电路部分对性能的需求并不高，多数电路部分在满足性能需求的前提下更要求尽可能的低功耗。

因此，在本发明实施例中，通过在nmos晶体管的栅极结构上覆盖非张应力绝缘膜，以降低nmos晶体管的性能，在pmos晶体管的栅极结构上覆盖非压应力绝缘膜，以降低pmos晶体管的性能，即，在满足电路性能需求的前提下有效的降低功耗。

需要说明的是，所述nmos晶体管和所述pmos晶体管在集成电路中具体的位置，可根据具体的电路需求而定，当电路需求高性能时，采用覆盖张应力绝缘膜的nmos晶体管和/或覆盖压应力绝缘膜的pmos晶体管；当电路需求低性能时，采用覆盖非张应力绝缘膜的nmos晶体管和/或覆盖非压应力绝缘膜的pmos晶体管，以降低电路功耗。

进一步的，基于本发明上述实施例，覆盖至部分所述nmos晶体管12的栅极结构上的所述张应力绝缘膜21的应力密度大小不同；

覆盖至部分所述pmos晶体管13的栅极结构上的所述压应力绝缘膜41的应力密度大小不同。

在该实施例中，同种类型的晶体管的栅极结构上所覆盖的同种类型的应力绝缘膜，其应力密度大小可以不一样，即，同种类型的晶体管的栅极结构上所覆盖的同类型的应力绝缘膜应力密度可以有多种，从而通过应力密度的不同，提供性能不同的晶体管，可以更好的满足设计不同电路对晶体管性能的不同需求，又可以最大限度的降低功耗。

进一步的，基于本发明上述实施例，所述其余部分所述nmos晶体管12的栅极结构g上覆盖非张应力绝缘膜31，包括：

其余部分所述nmos晶体管12的栅极结构g上覆盖压应力绝缘膜。

在该实施例中，非张应力绝缘膜31为压应力绝缘膜时，其有益效果为nmos晶体管12沟道内的载流子迁移率降低，nmos晶体管12性能降低，在电路中对nmos晶体管12性能要求不高时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。

进一步的，基于本发明上述实施例，覆盖至其余部分所述nmos晶体管12的栅极结构g上的所述压应力绝缘膜的应力密度大小不同。

在该实施例中，多个nmos晶体管12的栅极结构g上所覆盖的多个压应力绝缘膜，其多个压应力绝缘膜之间应力密度可以有多种，从而通过应力密度的不同，提供性能不同的nmos晶体管，可以更好的满足设计不同电路对晶体管性能的不同需求，又可以最大限度的降低功耗。

进一步的，基于本发明上述实施例，所述其余部分所述nmos晶体管12的栅极结构g上覆盖非张应力绝缘膜31，包括：

其余部分所述nmos晶体管的栅极结构上覆盖无应力绝缘膜。

在该实施例中，非张应力绝缘膜31为无应力绝缘膜时，其有益效果是相比于采用压应力绝缘膜时，nmos晶体管12沟道内的载流子迁移率较高，晶体管性能较高，但相比于采用张应力绝缘膜时，nmos晶体管12沟道内的载流子迁移率较低，晶体管性能较低，在电路中对nmos晶体管12性能要求不高又不低时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。

进一步的，基于本发明上述实施例，所述其余部分所述pmos晶体管13的栅极结构g上覆盖非压应力绝缘膜51，包括：

其余部分所述pmos晶体管13的栅极结构g上覆盖张应力绝缘膜。

在该实施例中，非压应力绝缘膜51为张应力绝缘膜时，其有益效果是pmos晶体管13沟道内的载流子迁移率降低，pmos晶体管性能降低，在电路中对pmos晶体管性能要求不高时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。

进一步的，基于本发明上述实施例，覆盖至其余部分所述pmos晶体管13的栅极结构g上的所述张应力绝缘膜的应力密度大小不同。

在该实施例中，多个pmos晶体管的栅极结构上所覆盖的多个张应力绝缘膜，其多个张应力绝缘膜之间应力密度可以有多种，从而通过应力密度的不同，提供性能不同的pmos晶体管，可以更好的满足设计不同电路对晶体管性能的不同需求，又可以最大限度的降低功耗。

进一步的，基于本发明上述实施例，所述其余部分所述pmos晶体管13的栅极结构g上覆盖非压应力绝缘膜51，包括：

其余部分所述pmos晶体管13的栅极结构g上覆盖无应力绝缘膜。

在该实施例中，非张应力绝缘膜51为无应力绝缘膜时，其有益效果是相比于采用张应力绝缘膜时，pmos晶体管沟道内的载流子迁移率较高，pmos晶体管性能较高，但相比于采用压应力绝缘膜时，pmos晶体管沟道内的载流子迁移率降低，晶体管性能降低，在电路中对pmos晶体管性能要求不高又不低时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。

进一步的，基于本发明上述实施例，所述pmos晶体管13的源极接触区域和漏极接触区域掺杂ge元素，形成sige，以提升所述pmos晶体管13的性能。

在该实施例中，通过在pmos晶体管13的两个p型区，即源极接触区域和漏极接触区域掺杂ge元素，形成sige，在pmos晶体管13的沟道方向产生压应力，从而提升pmos晶体管13的性能。

进一步的，基于本发明上述实施例，所述nmos晶体管12的源极接触区域和漏极接触区域掺杂ge元素，形成sige，以降低所述nmos晶体管12的性能。

在该实施例中，通过在nmos晶体管12的两个n型区，即源极接触区域和漏极接触区域掺杂ge元素，形成sige，在nmos晶体管12的沟道方向产生压应力，从而降低nmos晶体管12的性能。

进一步的，在现有集成电路结构中，为了满足提升晶体管性能的需要，现有技术下对所有nmos晶体管使用一种应力类型(张应力)绝缘膜，且应力密度相同；对所有pmos晶体管使用另一种应力类型(压应力)绝缘膜，且应力密度相同。对于pmos源/漏接触区掺杂ge元素形成sige是全做，用于提升pmos性能；对nmos源/漏接触区则不掺杂ge，因为在nmos源/漏接触区掺杂ge会降低nmos性能。现在这种结构对不需要提升性能或性能提升不需要太高的晶体管，如此使用应力绝缘膜和pmos源/漏接触区掺杂ge会导致一些不必要的功耗。

此外，现有技术没有充分不同应力类型绝缘膜的作用，如没有使用应力绝缘膜降低器件性能从而降低电路功耗。

为了更好的降低功耗，需要在集成电路结构中更精细地应用应力绝缘膜的类型、应力密度的大小、源/漏接触区掺杂ge等，以在满足电路性能的前提下降低功耗。

然而，通过上述描述可知，本发明提供的一种集成电路结构，通过在nmos晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低nmos晶体管的性能，在pmos晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低pmos晶体管的性能，产生了更多数量的性能范围可控制的晶体管，并且，通过控制应力绝缘膜的应力密度，及是否掺杂ge元素，满足了soc设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低soc的功耗，特别是亚阈值极低功耗soc的功耗，进而提高soc的工作能效。

以上对本发明所提供的一种集成电路结构进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。