技术特征：
技术总结
本发明提供的一种集成电路结构，该集成电路结构通过在NMOS晶体管上设置张应力绝缘膜或非张应力绝缘膜，以提高或降低NMOS晶体管的性能，在PMOS晶体管上设置压应力绝缘膜或非压应力绝缘膜，以提高或降低PMOS晶体管的性能，产生了更多数量的性能范围可控制的晶体管，并且，通过控制应力绝缘膜的应力密度，及是否掺杂Ge元素，满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。
技术研发人员：吴玉平;陈岚;张学连
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2018.12.20
技术公布日：2019.05.03