半导体器件的制作方法

本申请要求2017年10月25日在韩国知识产权局所提交的韩国专利申请第10-2017-0139144号的优先权的利益，其全部内容通过引用结合于此，如同在此完全阐述。

本申请大体涉及半导体器件，并且更具体地，涉及包括碳化硅(sic)的半导体器件。

背景技术：

功率半导体器件需要低的导通电阻或低的饱和电压，以减小导通状态下的功率损耗，同时允许大电流流动。此外，功率半导体器件必须能够承受施加于处于断开状态或在开关断开的时刻的功率半导体器件的相对端的pn结反向高电压(即，“高击穿电压”)。功率半导体器件的示例是金属氧化物半导体场效应晶体管(mosfet)，其最常用作数字电路和模拟电路中的场效应晶体管(fet)。

当制造功率半导体器件时，根据电力系统所需的额定电压来确定原材料的外延层或漂移区域的浓度和厚度。根据泊松方程，由于功率半导体器件需要高击穿电压，所以需要具有低浓度和相对高的厚度的外延层或漂移区域。然而，这通常导致电阻的增加，并降低正向电流密度。

因此，已经进行了提高正向电流密度而不影响功率半导体器件的外延层或漂移区域的浓度和厚度的研究。

公开于该发明背景技术部分的上述信息仅仅旨在加深对发明背景的理解，因此其可能包含并不构成现有技术的信息。

技术实现要素：

本申请致力于提供一种可以增加正向电流密度的碳化硅半导体器件。

根据本发明的实施方案，半导体器件包括：n+型碳化硅衬底、n-型层、多个第一沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。所述半导体器件可以包括多个单位单元，其中，所述多个单位单元中的一个单位单元可以包括：接触部分，在所述接触部分，源电极和p+型区域彼此接触；外部部分，其在平面图中设置在接触部分的上部和下部；以及连接部分，其将接触部分连接至外部部分，在平面图中在接触部分中水平相邻的第一沟槽之间的宽度等于在平面图中在外部部分中水平相邻的第一沟槽之间的宽度，并且在平面图中在连接部分中水平相邻的第一沟槽之间的宽度小于在平面图中在接触部分中水平相邻的第一沟槽之间的宽度。

在平面图中，所述多个第一沟槽可以具有格子形状。

半导体器件可以进一步包括与所述多个第一沟槽隔开的多个第二沟槽。

沟槽在平面图中可以具有矩阵形状。

多个单位单元的每个单位单元可以包括所述多个第二沟槽中的一个第二沟槽，并且该一个第二沟槽可以设置在每个单位单元的中心部分处。

该一个第二沟槽可以设置在接触部分处，并且p+型区域可以设置在该一个第二沟槽的下表面下方。

n-型层可以设置在n+型碳化硅衬底的第一表面上，p型区域可以设置在n-型层上，而n+型区域可以设置在p型区域上。

所述多个第一沟槽中的一个第一沟槽可以穿过n+型区域和p型区域，并设置在n-型层上，并且所述多个第二沟槽中的一个第二沟槽可以穿过n+型区域，并设置在p型区域中。

半导体器件可以包括设置在所述一个第一沟槽中的栅绝缘层，其中栅电极可以设置在栅绝缘层上。

栅极绝缘层和栅电极可以使所述一个第二沟槽以及设置在所述一个第二沟槽周围的n+型区域中的至少一些露出。

半导体器件可以进一步包括设置在栅电极上的绝缘层，其中源电极可以设置在绝缘层和n+型区域上。

源电极可以设置在所述一个第二沟槽中并且可以接触设置在所述一个第二沟槽周围的n+型区域。

漏电极可以设置在n+型碳化硅衬底的第二表面上。

根据本申请的实施方案，可以通过延长单位单元中的栅极沟槽的横向长度来增加半导体器件的沟道长度。因此，可以改善半导体器件的沟道密度。

附图说明

通过参考以下结合附图(在下文简要描述)的说明，可以更好地理解本文中的实施方案，其中相同的附图标记表示相同或功能类似的元件。

图1示出根据本申请的实施方法的半导体器件的示例性布局。

图2示出沿着图1的线ii-ii截取的示例性截面视图。

图3示出沿着图1的线iii-iii截取的示例性截面视图。

图4示出沿着图1的线iv-iv截取的示例性截面视图。

图5示出图1的半导体器件的单位单元(a)的示例性布局。

图6示出常规半导体器件的示例性布局。

应当了解，上述附图并不必须按比例绘制，其示出了某种程度上经过简化了的说明本发明的基本原理的各个优选特征。本发明的具体的设计特征，包括例如具体的尺寸、定向、位置和形状，将部分地由特定目标应用和使用环境来确定。

<符号说明>

100:n+型碳化硅衬底200:n-型层

250:第一沟槽270:第二沟槽

300:p型区域350:p+型区域

400:n+型区域500:栅极绝缘层

600:栅电极700:绝缘层

800:源电极900:漏电极。

具体实施方式

下文将参考所附附图对本申请进行更为全面的描述，在这些附图中显示了本申请的示例性实施方案。然而，应理解，本申请不限于所公开的实施方案，相反，本申请旨在覆盖各种修改。如本领域技术人员将意识到的那样，可以对所描述的实施方案进行各种不同方式的修改，而不脱离本申请的精神或范围。

在附图中，为了清楚起见，对层、膜、面板、区域等的厚度进行了夸大。应理解，当诸如层、膜、区域或衬底的元件被称为在另一元件“上”时，其可以直接在另一元件上，或者也可以存在介于中间的元件。

除非上下文中另有明确说明，如本文所使用的单数形式“一”、“一个”和“该”旨在也包括复数形式。还应当了解，当在本说明书中使用术语“包含”和/或“包括”时，其表明所述特征、数值、步骤、操作、元件和/或组件的存在，但不排除一种或多种其他特征、数值、步骤、操作、元件、组件和/或其组合的存在或添加。如本文所使用的，术语“和/或”包括列出的相关项目的一个或多个的任意和全部组合。

现在参考本申请的实施方案，图1示出根据本申请的实施方案的半导体器件的示例性布局。图2示出沿着图1的线ii-ii截取的示例性截面视图。图3示出沿着图1的线iii-iii截取的示例性截面视图。图4示出沿着图1的线iv-iv截取的示例性截面视图。

如图1至图4所示，根据本申请的实施方案的半导体器件包括n+型碳化硅衬底100、n-型层200、第一沟槽250、多个第二沟槽270、p型区域300、p+型的区域350、n+型区域400、栅电极600、绝缘层700，源电极800和漏电极900。

图1中的部分(a)示出了其中省略了源电极800的半导体器件的布局，而图1中部分(b)示出了其中部分地省略了绝缘层700和栅电极600的半导体器件的布局。

在根据本申请的实施方案的半导体器件中，第一沟槽250在平面图中以格子形状(latticeshape)设置，并且栅电极600设置在第一沟槽250中。多个第二沟槽270在平面图中以矩阵形状设置，并且p+型区域350设置在每个第二沟槽270的下表面下方。在第二沟槽270中，p+型区域350和源电极800彼此接触。第二沟槽270与第一沟槽250隔开。

此外，根据本申请的实施方案的半导体器件包括多个单位单元(a)。单位单元(a)在平面图中是四边形，并且重复设置。每个单位单元(a)包括一个第二沟槽270，并且该第二沟槽270在平面图中设置在单位单元(a)的中央部分处。

下文中，将描述根据本申请的实施方案的半导体器件的具体结构。

n-型层200设置在n+型碳化硅衬底的第一表面上，p型区域300设置在n-型层200上，n+型区域400设置在第p型区域300上。第一沟槽250穿过p型区域300和n+型区域400，并设置在n-型层200处。第二沟槽270穿过n+型区域400，并且设置在p型区域300中。第一沟槽250和第二沟槽270彼此隔开。因此，将n+型区域400设置为靠近第一沟槽250的侧表面和第二沟槽270的侧表面。此处，由于栅电极600设置在第一沟槽250中，所以第一沟槽250可以被定义为栅极沟槽。

p+型区域350设置在第二沟槽270的下表面下方。p+型区域350不仅可以设置在第二沟槽270的下表面下方，而且可以设置在其他地方。例如，p+型区域350可以设置为填充第二沟槽270。此外，p+型区域350可以分别设置在第二沟槽270的下表面的下方和第一沟槽250的下表面的下方。此外，p+型区域350可以设置在第二沟槽270的下表面下方，并且可以设置为靠近第二沟槽270的侧表面。

栅极绝缘层500设置在第一沟槽250中。栅电极600设置在栅极绝缘层500上。栅电极600可以包括金属或多晶硅。栅电极600设置为填充第一沟槽250。

栅绝缘层500和栅电极600不设置在第二沟槽270中和第二沟槽270周围。也即，栅极绝缘层500和栅电极600使第二沟槽270和设置在第二沟槽270周围的n+型区域400露出。

绝缘层700设置在栅电极600上。绝缘层700覆盖第二沟槽270周围和第二沟槽270之间的栅电极600的侧表面。

源电极800设置在绝缘层700，n+型区域400和第二沟槽270中。源电极800接触第二沟槽270周围的n+型区域400，并接触在第二沟槽270中的p+型区域350。漏电极900设置在n+型碳化硅衬底100的第二表面上。源电极800和漏电极900可以包括欧姆金属。此处，n+型碳化硅衬底100的第二表面设置在n+型碳化硅衬底的第一表面的相对侧。

本申请的实施方案的半导体器件的沟道形成在与第一沟槽250的侧表面相邻设置的p型区域300中。

在下文中，将参照图5描述根据本申请的实施方案的半导体器件的单位单元(a)。

图5示出图1的半导体器件的单位单元(a)的示例性布局。图5是图1所示的半导体器件的单位单元(a)的放大视图，其中省略了图1中所示的源极电极800，绝缘层700和栅电极600。

如图5所示，根据本申请的实施方案的半导体器件的单位单元(a)在平面图中是四边形。单位单元(a)包括一个第二沟槽270和设置在第二沟槽270的下表面下方的p+型区域350(参照图2)。在平面图中，第二沟槽270设置在每个单位单元(a)的中央部分处。p+型区域350接触源电极800(参照图2)。

此外，单位单元(a)包括在平面图中设置在第二沟槽270周围的n+型区域400和在平面图中与n+型区域400相邻的第一沟槽250。此外，单位单元(a)包括设置在第一沟槽250中的栅极绝缘层500和栅电极600。

单位单元(a)包括接触部分(ct)，外部部分(w)和连接部分(cn)。作为其中源电极800和p+型区域350彼此接触的区域的接触部分(ct)包括第二沟槽270和p+型区域350。外部部分(w)在平面图中分别设置在接触部分(ct)的上部和下部，而连接部分(cn)连接外部部分(w)和接触部分(ct)。

在平面图中在接触部分(ct)中水平相邻的第一沟槽250之间的宽度d1可以与在平面图中在外部部分(w)中水平相邻的第一沟槽250之间的宽度d3相同。此外，在平面图中在连接部分(cn)中的左右第一沟槽250之间的宽度d2可以比在平面图中在接触部分(ct)中的左右第一沟槽250之间的宽度d1更短。也就是说，在平面图中，在接触部分(ct)中，在外部部分(w)的方向上，第一沟槽250之间的宽度受到一次弯曲。

如上所述，本申请的实施方案的半导体器件的沟道形成在与第一沟槽250的侧表面相邻的p型区域300中，并且在单位单元(a)中，由于在平面图中在接触部分(ct)中，在外部部分(w)的方向上，相邻的第一沟槽250之间的宽度不是恒定的并受到一次弯曲，因此第一沟槽250的侧表面的长度变长。由此，半导体器件的沟道的长度变长。因此，可以改善半导体器件的沟道密度。

根据本申请的实施方案，在平面图中接触部分(ct)中，在外部部分(w)的方向上，相邻的第一沟槽250之间的宽度受到一次弯曲，但是并不限于此，其可以受到数次弯曲。

此外，在单位单元(a)的外部部分(w)中，源电极800和p+型区域350不接触。因此，可以减小在外部部分(w)中相邻的第一沟槽250之间的宽度。也就是说，可以减小在外部部分(w)中垂直相邻的第一沟槽250之间的宽度d4。通常地，随着相邻的沟槽栅极之间的宽度减小，半导体器件的沟道密度增加，因此，由于在根据本申请的实施方案的半导体器件中的单位单元(a)的外部部分(w)中在平面图中可以减小上部和下部第一沟槽250之间的宽度d4，因此可以改善半导体器件的沟道密度。

在下文中，将参照图6而比较并描述常规半导体器件的沟道密度和根据本申请的实施方案的半导体器件的沟道密度。

通常地，半导体器件的沟道密度定义为平面单位单元的每单位面积的沟道长度。

图6示出常规半导体器件的示例性布局。

如图6所示，在作为沟槽栅极mosfet的常规半导体器件中，在平面图中设置n+型区域400，p+型区域350和栅极沟槽250。栅极绝缘层500和栅电极600设置在栅极沟槽250中。半导体器件的沟道设置在栅极沟槽250的侧表面处。

在单位单元(a)的面积相同的情况下，比较典型半导体器件(如图6所示)的沟道密度和根据本申请的实施方案的半导体器件的沟道密度，由于在根据本示例性实施方案的半导体器件的单位单元(a)的接触部分(ct)中，在外部部分(w)的方向上，第一沟槽250之间的宽度并不恒定并且发生一次弯曲，因此第一沟槽250的侧表面的长度变长(参照图5)，并且因此，根据本申请的实施方案的半导体器件的沟道长度比典型半导体器件的沟道长度更长。

在沟槽栅极mosfet中，沟道密度与正向电流密度成正比。也就是说，沟道密度的增加意味着正向电流密度的增加。因此，由于本文公开的半导体器件的电流密度根据沟道密度的增加而增加，所以当与常规半导体器件相比时，可以减小用于获得相同电流量的半导体器件的面积。因此，可以降低半导体器件的制造成本并提高其产量。

尽管已经结合某些实施方案描述了本申请，但是应当理解，本申请不限于所公开的实施方案，而是相反，本申请旨在覆盖包括在所附权利要求的精神和范围内的各种修改和等同布置。