一种晶圆级系统封装方法以及封装结构与流程

本发明涉及半导体技术领域，具体而言涉及一种晶圆级系统封装方法以及封装结构。

背景技术：

系统封装(systeminpackage，简称sip)将多个不同功能的有源元件，以及无源元件、微机电系统(mems)、光学元件等其他元件，组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质ic集成，是最好的封装集成技术。相比于片上系统(systemonchip，简称soc)封装，sip集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。

与传统的sip相比，晶圆级系统封装(waferlevelpackage,简称wlp)是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

鉴于晶圆级系统封装的显著优势，如何能够更好的实现晶圆级系统封装一直是业界内研究的热点。

技术实现要素：

鉴于晶圆级系统封装的显著优势，如何能够更好的实现晶圆级系统封装是本发明要解决的技术问题。

本发明一方面提供一种晶圆级系统封装方法，所述方法包括：

提供承载晶圆，在所述承载晶圆上粘结芯片；

在所述承载晶圆上形成键合材料层，以覆盖所述芯片并作为封装层；

提供形成有芯片的器件晶圆，并将所述器件晶圆形成有芯片的面与所述承载晶圆经所述键合材料层相接合；

形成将所述承载晶圆上的芯片和/或所述器件晶圆上的芯片电性连接到表面的插塞。

本发明还提供了一种晶圆级系统封装结构，包括：

形成有芯片的器件晶圆；

第一表面内嵌有芯片的键合材料层，所述键合材料层第二表面沿垂直所述器件晶圆表面的方向直接堆叠接合于所述器件晶圆芯片面上；

插塞，将所述键合材料层中的芯片和/或所述器件晶圆上的芯片电性连接到表面。

本发明还提供了一种封装体结构，所述封装体结构通过将上述的晶圆级系统封装结构切割得到，每个所述封装体结构包含至少一个内嵌在所述键合材料层中的芯片和一个器件晶圆芯片。

本发明的封装方法在晶圆上完成封装制造，在晶圆级系统封装中，将切割后的单独的芯片粘结在承载晶圆上并且在所述承载晶圆上形成键合材料层，所述键合材料层不仅覆盖所述芯片并且在后续的工艺中作为封装层，起到键合作用，在晶圆上完成封装制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a至图1i示出了本发明一个具体实施方式将两片形成有芯片的晶圆沿上下堆叠方向堆叠接合在一起的方法依次实施所获得结构的剖面示意图；

图2a至图2f示出了本发明另一个具体实施方式将两片形成有芯片的晶圆沿上下堆叠方向堆叠接合在一起的方法依次实施所获得结构的剖面示意图；

图3a至图3j示出了本发明再一个具体实施方式将两片形成有芯片的晶圆沿上下堆叠方向堆叠接合在一起的方法依次实施所获得结构的剖面示意图；

图4示出了本发明一个具体实施方式的晶圆级系统封装方法的流程图。

具体实施方式

为了彻底理解本发明，将在下列的描述中提出详细步骤和结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

鉴于晶圆级系统封装的显著优势，本发明提出一种晶圆级系统封装方法，如图4所示，所述方法包括：

步骤s1：提供承载晶圆，在所述承载晶圆上粘结芯片；

步骤s2：在所述承载晶圆上形成键合材料层，以覆盖所述芯片并作为封装层；

步骤s3：提供形成有芯片的器件晶圆，并将所述器件晶圆形成有芯片的面与所述承载晶圆经所述键合材料层相接合；

步骤s4：形成将所述承载晶圆上的芯片和/或所述器件晶圆上的芯片电性连接到表面的插塞。

本发明的封装方法在晶圆上完成封装制造，在晶圆级系统封装中，将切割后的单独的芯片粘结在承载晶圆上并且在所述承载晶圆上形成键合材料层，所述键合材料层不仅覆盖所述芯片并且在后续的工艺中作为封装层，起到键合作用，在晶圆上完成封装制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

实施例一

下面，参考图1a至图1i对本发明的晶圆级系统封装方法做详细描述，其中，图1a至图1i示出了本发明一个具体实施方式中晶圆级系统封装方法依次实施所获得结构的剖面示意图。

作为示例，本发明的晶圆级系统封装方法，包括以下步骤：

首先，执行步骤一，如图1a-1b所示，提供承载晶圆100，在所述承载晶圆上粘结第一芯片102。

其中，所述承载晶圆100均包括半导体衬底，半导体衬底可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp、ingaas或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

示例性地，在所述承载晶圆100上粘结有彼此间隔的多个第一芯片102。

示例性地，在本发明中所涉及的芯片(例如所述第一芯片102以及后续提及的第二芯片)可以是任意一种半导体芯片，其可以包括存储器、逻辑电路、功率器件、双极器件、单独的mos晶体管、微机电系统(mems)等有源器件，甚至也可以是发光二极管等光电器件，其也可以为无源器件，例如电阻、电容等。

其中，所述第一芯片102通过粘接层101设置在所述承载晶圆100上，也即在所述第一芯片和所述衬底之间设置有粘接层101，所述第一芯片102粘接在所述承载晶圆100上。

在一个示例中，所述承载晶圆100中的所述第一芯片102背面朝向所述承载晶圆的粘结面。

示例性地，所述粘接层101可以为有机薄膜，有机薄膜可以包括各种有机膜层，例如芯片连接薄膜(dieattachfilm，daf)、干膜(dryfilm)等。粘接层的厚度根据需要设置，并且粘接层的层数也不限于一层，而可以使两层或更多层。

芯片连接薄膜(dieattachfilm，daf)可以是树脂胶，特别是高导热的树脂胶。

干膜是一种高分子的化合物，它通过紫外线的照射后能够产生一种聚合反应形成一种稳定的物质附着于衬底和第二芯片的待粘接表面，干膜可以包括三层，一层是pe保护膜，中间是干膜层，另一层是pet保护层，干膜层位于pe保护膜和pet保护层之间。

执行步骤二，如图1c所示，在所述承载晶圆上形成键合材料层103，以覆盖所述第一芯片并作为封装层。

其中，所述键合材料层103的顶面高于所述第一芯片102的顶面，所述键合材料层103用于将所述承载晶圆和后续提供的器件晶圆接合在一起，并且在所述键合材料层中形成与所述第一芯片互连的插塞。

此外，所述键合材料层103还可以对第一芯片起到固定作用，并且能够提供物理和电气保护，防止外界干扰。

可选地，所述键合材料层103可以为有机薄膜，有机薄膜可以包括各种有机膜层，例如芯片连接薄膜(dieattachfilm，daf)、干膜(dryfilm)等键合材料层的厚度根据需要设置，并且键合材料层的层数也不限于一层，而可以是两层或更多层。执行步骤三，如图1d所示，提供形成有芯片的器件晶圆，并将所述器件晶圆形成有芯片的面与所述承载晶圆经所述键合材料层相接合。

具体地，如图1d所示，提供形成有第二芯片105的器件晶圆104，例如，在所述器件晶圆104的正面以内设置有彼此间隔的多个第二芯片105。

器件晶圆104为完成器件制作，形成有多个第二芯片105的器件晶圆。该器件晶圆可以采用集成电路制作技术根据相应的布图设计进行制作，例如在半导体晶圆上通过沉积、刻蚀等工作形成诸如nmos和/或pmos等的器件，以及介质层和金属层构成的互连层和位于互连层之上的焊盘等结构，从而在半导体晶圆中制作呈阵列排布的第一芯片102和第二芯片105。

具体地，器件晶圆104均包括半导体衬底，半导体衬底可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp、ingaas或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

其中，所述第二芯片105嵌入在所述器件晶圆的正面内。

值得一提的是，第二芯片105还可以是形成在器件晶圆正面以内的多个不同结构的芯片，功能不同的芯片。

示例性地，第一芯片102和第二芯片105两者也可以是结构和功能相同的芯片。

接着，将需要接合在一起的两片所述晶圆相接合，在该实施例中将所述器件晶圆形成有第二芯片的面与所述承载晶圆经所述键合材料层相接合。

示例性地，在进行接合之前，对器件晶圆104的背面进行减薄工艺，以使减薄后的器件晶圆的厚度达到目标值。

值得一提的是，在本发明中，减薄后的晶圆的厚度例如在10μm至100μm之间，也可以根据技术节点的不同，对该厚度进行相应调整，在此不做具体限定。

在一个示例中，对器件晶圆104的背面进行减薄工艺的步骤包括：以所述承载晶圆为支撑基底，直接进行减薄工艺或者额外提供支撑基底(未示出)在一个示例中，可以首先将承载晶圆100和器件晶圆104相接合，在进行所述接合步骤之后，形成插塞之前，对器件晶圆104背面进行减薄工艺，以使减薄后的器件晶圆的厚度达到目标值。

其中，第二芯片105和第一芯片102的相对位置可以根据器件类型和尺寸进行合理的设置，例如，可以使所述第一芯片102和所述第二芯片105上下部分重叠，或者，所述第二芯片105设置在所述第一芯片102之外的区域，以使所述第二芯片105和第一芯片102完全错开，以便于后续插塞工艺的执行。

接着，执行步骤四，在所述接合之后，图案化所述器件晶圆的背面，以形成第一通孔和第二通孔、分别露出所述承载晶圆中的芯片上的电连接部例如焊垫和所述器件晶圆中的芯片上的电连接部例如焊垫。

具体地，如图1f所示，蚀刻所述第一芯片上方的所述器件晶圆105的背面和所述键合材料层，以形成第一通孔10，露出所述第一芯片上的焊垫，同时蚀刻所述第二芯片上方的所述器件晶圆的背面，以形成第二通孔11，露出所述第二芯片上的焊垫。

接着执行步骤五，在所述第一通孔和所述第二通孔中填充导电材料，以形成第一插塞和第二插塞，分别与所述承载晶圆中的第一芯片上的焊垫和所述器件晶圆中的第二芯片上的焊垫电连接。

具体地，在一个示例中，如图1g所示，在所述第一通孔和所述第二通孔中填充导电材料以形成间隔设置的多个第一插塞1061和多个第二插塞1062，其中，所述多个第一芯片102中的至少一个电连接至少一个所述第一插塞1061，所述多个第二芯片105中的至少一个电连接至少一个所述第二插塞1062。

具体地，所述第一插塞1061用于实现第一芯片102和外部电路的电连接，所述第二插塞1062用于实现第二芯片105和外部电路的电连接，尽管图1g中仅示出了一个第一芯片102电连接一个所述第一插塞1021，一个第二芯片105电连接一个所述第二插塞1022的情况，但是对于其他的每个芯片电连接多个插塞的情况，也同样适用于本发明。

在本发明中所涉及的第一插塞1061、第二插塞1062可以是金属插塞或者硅通孔(tsv)，金属插塞的材料可以包括但不限于ag、au、cu、pd、cr、mo、ti、ta、sn、w和al中的至少一种金属，而硅通孔的材料可以包括掺杂的多晶硅或者未掺杂的多晶硅等。

可选地，在形成所述第一通孔和所述第二通孔之后，所述方法还包括形成介电层107的步骤，其中所述介电层107覆盖所述器件晶圆的背面。在另一实施例中，所述介电层107部分地填充所述第一通孔和第二通孔(在本实施例的图中未示出)，例如在所述第一通孔和第二通孔的侧壁和底部上形成所述介电层。在导电材料(例如金属材料或多晶硅)填充第一通孔和第二通孔之前，所述方法还包括去除所述第一通孔和第二通孔底部的所述介电层，同时保留第一通孔和第二通孔的侧壁上的所述介电层，以用于与所述器件晶圆隔离。

接着，执行步骤六，形成再分布互连结构，电连接所述插塞。

示例性地，如图1h所示，在所述器件晶圆104形成有所述第一插塞1061和所述第二插塞1062的表面形成再分布互连结构。

再布线互连结构材料可以包括但不限于ag、au、cu、pd、cr、mo、ti、ta、sn、w和al中的至少一种金属。所述再分布互连结构可以包括再布线层和焊盘，或者，包括焊盘。

在本发明的一个示例中，所述再分布互连结构包括焊盘109和环绕所述焊盘用于隔离所述焊盘的钝化层108。可选地，所述钝化层的高度高于所述焊盘的高度，如图1h所示。

可以使用任何适合的方法形成所述再分布互连结构，例如，形成金属材料层以覆盖器件晶圆104的背面，其中，可以使用物理气相沉积方法(pvd)、化学气相沉积方法(cvd)、溅射、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺形成所述金属材料层，再通过刻蚀的方法去除部分所述金属材料层，以形成间隔设置的多个再分布互连结构。

所述方法还包括去除所述承载晶圆的步骤，在本发明的一个示例中可以通过外力的作用将承载晶圆以及粘接层去除。当所述键合材料层和所述粘接层选用不同材料时还可以通过高温或者紫外照射的方式，使粘接层变性失去粘性，从而将承载晶圆剥离，而所述键合材料层不受影响。

至此，完成了对本发明的两片晶圆相接合的方法的关键步骤的介绍，对于完整的方法还可能包括其他的步骤，例如封装完成后，还可以沿切割道对晶圆进行切割工艺，以将集成在晶圆上的多个芯片分割为各自独立的单元，例如每个单元均包括至少一个第一芯片和至少一个第二芯片，该单元形成一个可提供多种功能的系统或子系统，该功能取决于实际集成的芯片的功能。

实施例二

下面参照图2a至图2f对本发明另一个具体实施方式中晶圆级系统封装方法进行详细的说明。

需要说明的是，在本实施例中将会对与实施例一中不同的地方进行详细的说明，与实施例一相同的步骤或工艺不再赘述，同时实施例一的各种变形、替代方式、等同方式均可以应用于本实施例。

首先，执行步骤一和二，如图2a所示，提供承载晶圆200，在所述承载晶圆上粘结第三芯片202。在所述承载晶圆上形成键合材料层203，以覆盖所述第三芯片202并作为封装层。

执行步骤三，如图2b所示，在所述接合之前，光刻所述光刻键合材料层，以形成第三通孔。其中，所述第三通孔与后续的所述器件晶圆中的第四芯片上的焊垫相对设置。

具体地，对所述键合材料层通过曝光和显影，以形成第三通孔20，以在后续的步骤中形成与器件晶圆中第四芯片的焊垫电连接的插塞。其中，在该步骤中可光刻键合材料通过光刻工艺实现开孔，精度高，可靠性好，避免了干法蚀刻形成通孔引起的上面开口小，下面开口大的问题。

执行步骤四，如图2c所示，提供形成有第四芯片205的器件晶圆，并将所述器件晶圆形成有第四芯片的面与所述承载晶圆经所述键合材料层相接合。

接着，将需要接合在一起的两片所述晶圆相接合。其中，所述承载晶圆和所述器件晶圆的接合方法，可参照实施例一中相应的方法，不再赘述。

其中，在将所述承载晶圆和所述器件晶圆接合之后，所述器件晶圆中的所述第四芯片的电连接部例如焊垫正对所述第三通孔20，以在形成插塞之后与所述第四芯片上的焊垫形成电连接。

执行步骤五，如图2d所示，在将所述承载晶圆和所述器件晶圆接合之后，去除所述承载晶圆和所述粘接层，具体请参照实施例一。

执行步骤六，如图2e所示，反转上述步骤中得到的器件，然后在所述键合材料层上形成介电层207，并图案化所述介电层207，以形成第四通孔，露出所述承载晶圆中的芯片上的焊垫或连通所述第三通孔露出所述器件晶圆中的芯片上的焊垫。

具体地，形成介电层和图案化形成所述第四通孔的方法可参照实施例一中的方法或本领域中的常规方法，在此不再赘述。

执行步骤七，如图2e所示，在所述第三通孔和所述第四通孔中填充导电材料形成第三插塞2061和第四插塞2062，分别与所述器件晶圆中的第四芯片上的焊垫和所述承载晶圆中的第三芯片上的焊垫电连接。

之后，如图2f所示，形成再分布互连结构，具体参照实施例一。在本发明的一个示例中，所述再分布互连结构包括焊盘209和环绕所述焊盘用于隔离所述焊盘的钝化层208。

实施例三

下面参照图3a至图3j对本发明另一个具体实施方式中晶圆级系统封装方法进行详细的说明。

需要说明的是，在本实施例中将会对与实施例一中不同的地方进行详细的说明，与实施例一相同的步骤或工艺不再赘述，同时实施例一的各种变形、替代方式、等同方式均可以应用于本实施例。

首先，执行步骤一和二，如图3c所示，提供承载晶圆300，在所述承载晶圆上粘结第五芯片302；在所述承载晶圆上形成键合材料层303，所述键合材料层303覆盖所述承载晶圆300和所述第五芯片302，并作为封装层。键合材料层与实施例一键合材料层相同材料，不再赘述。

进一步，所述键合材料层为光刻键合材料，可以通过光刻在所述键合材料层上形成图案。

执行步骤三，如图3d所示，光刻所述键合材料层303，以形成第五通孔30，露出所述承载晶圆中的第五芯片302。

执行步骤四，提供形成有芯片的器件晶圆，并将所述器件晶圆形成有芯片的面与所述承载晶圆经所述键合材料层相接合。具体地，如图3e所示，提供形成有第六芯片305的器件晶圆304，例如，在所述器件晶圆304的正面以内设置有彼此间隔的多个第六芯片305。

接着，将需要接合在一起的两片所述晶圆相接合。可选地，所述方法还包括对所述器件晶圆进行减薄的步骤，如图3f所示，具体请参照实施例一。

执行步骤五，图案化所述器件晶圆，以形成第六通孔，露出所述器件晶圆中第六芯片上的焊垫或连通所述第五通孔露出所述承载晶圆中的第五芯片的上的焊垫。

具体地，如图3g所示，在将所述器件晶圆减薄之后，图案化所述器件晶圆，以形成第六通孔31，以露出所述器件晶圆中第六芯片或连通所述第五通孔露出所述承载晶圆中的第五芯片。

在所述器件晶圆上形成介电层307，并图案化所述介电层，其中，所述介电层307覆盖所述器件晶圆的背面。介电层307的内容参照实施例一。

执行步骤六，如图3h所示，在所述第五通孔和所述第六通孔中填充导电材料，以形成第五插塞和第六插塞，分别与所述承载晶圆中的芯片的上的焊垫和所述器件晶圆中芯片上的焊垫电连接。

具体地，如图3h所示，在填充所述第五通孔和所述第六通孔之后形成第五插塞3061和第六插塞3062，其中，所述第五插塞3061与所述第五芯片的焊垫电连接，所述第六插塞3062与所述第六芯片的焊垫电连接

执行步骤七，如图3i所示，形成再分布互连结构，电连接所述第五插塞和第六插塞。在本发明的一个示例中，所述再分布互连结构包括焊盘309和环绕所述焊盘用于隔离所述焊盘的钝化层308。

所述方法还包括去除所述承载晶圆的步骤，参照实施例一。

实施例四

本发明再一方面还提供一种晶圆级系统封装结构，所述晶圆级系统封装结构基于前述封装方法制备获得。

该实施例中各个部件的材料、分布方式可以参考以上三个实施例。

参考图1i，本发明的封装结构包括：

形成有第二芯片105的器件晶圆104；

第一表面内嵌有第一芯片102的键合材料层103，所述键合材料层103第二表面沿垂直所述器件晶圆表面的方向堆叠接合于所述器件晶圆芯片面上；

插塞，将所述键合材料层103中的第一芯片102和/或所述器件晶圆104上的第二芯片105电性连接到表面。

可选地，在所述键合材料层103内嵌有正面朝向所述第二表面的第一芯片102，在所述器件晶圆的正面形成有第二芯片105。

所述插塞包括第一插塞1061和第二插塞162，其中，所述第一插塞贯穿所述器件晶圆的背面和所述键合材料层103的第二表面，与所述键合材料层103中的第一芯片102上的焊垫电连接，所述第二插塞贯穿所述器件晶圆的背面，与所述器件晶圆104中的第二芯片105上的焊垫电连接。

示例性地，还包括电连接所述插塞的再分布互连结构，位于所述插塞的顶部。示例性地，所述再分布互连结构可以包括再布线层和焊盘，或者，包括焊盘。示例性地，所述再分布互连结构包括焊盘109和环绕所述焊盘用于隔离所述焊盘的钝化层108。

参考图2f，在本发明的另外一个实施例中，本发明的封装结构包括：

形成有第四芯片205的器件晶圆204；

第一表面内嵌有第三芯片202的键合材料层203，所述键合材料层203第二表面沿垂直所述器件晶圆表面的方向堆叠接合于所述器件晶圆芯片面上；

插塞，将所述键合材料层203中的第三芯片202和/或所述器件晶圆204上的第四芯片205电性连接到表面。

其中，在所述键合材料层203内嵌有背面朝向所述第二表面的第三芯片202，在所述器件晶圆的正面形成有第四芯片205。

所述插塞包括第三插塞2061和第四插塞2062，其中，所述第三插塞2061贯穿所述键合材料层203与所述器件晶圆中的第四芯片205上的焊垫电连接；所述第四插塞贯2062穿覆盖所述键合材料层203的第一表面的介电层，与所述键合材料层中的第三芯片202上的焊垫电连接。

示例性的，所述插塞形成于所述键合材料层的背面，在所述器件晶圆中并不会形成插塞。

参考图3j所示，在本发明的再一个实施例中，本发明的封装结构包括：

形成有第六芯片305的器件晶圆304；

第一表面内嵌有第五芯片302的键合材料层303，所述键合材料层303第二表面沿垂直所述器件晶圆表面的方向堆叠接合于所述器件晶圆芯片面上；

插塞，将所述键合材料层303中的第五芯片302和/或所述器件晶圆304上的第六芯片305电性连接到表面。

可选地，在所述键合材料层303的第一表面内嵌有正面朝向所述第二表面的第五芯片302，在所述器件晶圆304的正面形成有第六芯片305，所述键合材料层第二表面堆叠接合于所述器件晶圆的正面；

所述插塞包括第五插塞3061和第六插塞362，其中，所述第五插塞贯穿所述器件晶圆的背面和所述键合材料层的第二表面，与所述键合材料层中的第五芯片上的焊垫电连接，所述第六插塞贯穿所述器件晶圆的背面，与所述器件晶圆中的第六芯片上的焊垫电连接。

本发明的晶圆级系统封装结构由于使用了前述的晶圆级系统封装方法制备获得，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。