专利名称:半导体器件制造方法
技术领域：
本发明涉及半导体器件的制造方法，更具体涉及制造包括存储节点接触的半导体器件的方法。
背景技术：
由于半导体器件集成度越来越高，已经使用ArF光刻胶来形成80nm以下的沟槽型存储节点接触。在沟槽型存储节点接触形成过程中，进行栓塞多晶硅沉积和隔离之后，存储节点接触的上开口表面尺寸保持很小，导致缺少对于后续存储节点的覆盖裕度。因而，通常需要形成垫多晶硅。
用于沟槽型存储节点接触形成的ArF光刻胶通常需要使用昂贵的设备，因此，由于维护成本上升导致大规模生产能力下降。
图1A示出缺少足够上表面的典型位线的显微图。图1B示出由于缺少足够上表面导致在随后的自对准接触(SAC)蚀刻过程中受损的氮化物基位线硬掩模层的显微图。图1C示出在典型的存储节点接触形成过程中，由于缺少位线间隔层厚度导致SAC失败的显微图。
参考图1A，由于位线尺寸减小，导致在储节点接触蚀刻过程中可不形成聚合物阻挡层。位线尺寸减小的原因是器件的微型化。结果，可不进行SAC蚀刻，导致在存储节点接触和随后的存储节点接触之间的SAC失败。也就是，通常由聚合物阻挡层提供的SAC蚀刻特性经常得不到保证，这是因为缺少足够的位线上表面。因而，可能发生氮化物基位线硬掩模层损失，导致位线和存储节点接触之间短路(参见图1B)。
参考图1C，由于使用氧化物基间隔层材料，从而形成具有不对称厚度的位线间隔层。圆圈所指示的位线间隔层的厚度小于形成在位线另一侧的另一位线间隔层的厚度。位线间隔层具有不对称厚度导致SAC失败，其中在位线和存储节点接触之间的薄弱点产生短路。也就是，由于不对称因而不能获得期望厚度的位线间隔层。不对称的原因在于氮化物基存储节点接触间隔层形成在存储节点接触孔形成之前。
发明内容因此，本发明的目的是提供一种制造半导体器件的方法，该方法可改善位线上部轮廓以确保自对准接触(SAC)蚀刻特性、改善位线间隔层的不对称性、在间隔层蚀刻过程中使氮化物位线硬掩模层的损失最小化、以及简化过程。
根据本发明的一个方面，提供一种制造半导体器件的方法，包括形成多个位线图案，各位线图案具有双层硬掩模，所述双层硬掩模包括氮化物基层和无定形碳基层；形成填充在位线图案之间的平坦绝缘层，所述平坦绝缘层与氮化物基层齐平；在平坦绝缘层的预定部分上形成线型存储节点接触掩模；蚀刻平坦绝缘层以形成存储节点接触孔，各存储节点接触孔的上部宽于下部；在存储节点接触孔的侧壁上形成双层结构的存储节点接触间隔层；和形成填充存储节点接触孔的存储节点接触。
对于以下结合附图对实施方案的示例性说明，将更好地理解本发明的上述和其它目的和特征，其中图1A示出缺少足够上表面积的典型位线的显微图；图1B示出由于缺少足够上表面积，而在随后的自对准接触(SAC)蚀刻过程中受损的氮化物基位线硬掩模层的显微图；图1C示出在典型的存储节点接触形成过程中，由于缺少位线间隔层厚度导致SAC失败的显微图；图2A-2E示出描述根据本发明示例性实施方案的半导体器件制造方法的截面图；图3示出包括氮化物基位线硬掩模层的位线图案的显微图，所述氮化物基位线硬掩模层由于使用无定形碳基位线硬掩模层而具有最小损失；图4示出根据本发明示例性实施方案的位线图案的显微图，其中由于位线间隔层厚度提高而减少SAC失败；和图5示出包括氮化物基位线硬掩模层的位线图案的显微图，其中通过施用缓冲氧化物层来防止位线硬掩模层的损失。
具体实施方式以下，将参考附图详细说明根据本发明示例性实施方案的半导体器件制造方法。
图2A-2E示出描述根据本发明示例性实施方案的半导体器件制造方法的截面图。每个截面图都被虚线分成两部分。虚线左侧部分示出横穿位线图案剖开的截面图，虚线右侧部分示出平行于位线图案剖开的截面图。
参考图2A，在第一层间绝缘层31中形成沉陷塞接触32，并且在沉陷塞接触32和第一层间绝缘层31上形成第二层间绝缘层33。在第二层间绝缘层33上形成位线图案。各位线图案包括用作阻挡层金属的Ti/TiN层34、位线钨层35、氮化物基层36和无定形碳基层37。氮化物基层36和无定形碳基层37包括在双层硬掩模中。更详细来说，双层结构形成在第二层间绝缘层33上。双层结构包括顺序形成并用作位线阻挡层的钛(Ti)和氮化钛(TiN)。
利用化学气相沉积(CVD)法在Ti/TiN层结构上形成钨层。钨层具有约300-约1000的厚度。双层硬掩模层形成在钨层上。双层硬掩模层形成为双层结构，包括顺序形成的预先形成的氮化物基层和预先形成的无定形碳基层。双层硬掩模层的厚度等于以单层结构形成的典型氮化物基位线硬掩模层的厚度，以在随后的第三层间绝缘层形成过程中保持间隙填充特性。例如，预先形成的氮化物基层形成为具有约1000-约2500的厚度，预先形成的无定形碳基层形成为具有约1000-约2000的厚度。
在衬底结构上进行位线图案化过程。位线图案化过程包括在预先形成的无定形碳基层上形成氧氮化硅(SiON)层，和利用光刻胶实施位线掩模和蚀刻过程。SiON层用作抗反射涂层，并具有约300-约1000的厚度。因而，形成位线图案，各位线图案包括Ti/TiN层34、位线钨层35、氮化物基层36和无定形碳基层37。
在用来形成位线图案的蚀刻过程中，使用压力约20mT-约70mT的包括甲烷(CF4)、三氟甲烷(CHF3)、氧气(O2)和氩气(Ar)的气体混合物并施加约300W-约1000W的功率来蚀刻SiON层和双层硬掩模层。而且，使用压力约20mT-约70mT的包括六氟化硫(SF6)、三氯化硼(BCl3)、氮气(N2)和氯气(Cl2)的气体混合物并施加约300W-约1000W的功率来蚀刻钨层和Ti/TiN双层结构。
在位线图案形成过程中形成无定形碳基层37，以增加位线图案的上表面积。因而，可以在随后的自对准接触(SAC)蚀刻过程中形成聚合物，并且可以保持SAC蚀刻特性。
参考图2B，在衬底结构上形成位线间隔层。位线间隔层包括氮化物基层并且厚度为约50-约150。在其上实施位线间隔层蚀刻过程，在位线图案两侧壁上形成位线间隔层38。
在衬底结构上形成用作第三层间绝缘层39的绝缘层，并填充在位线图案之间。所述绝缘层包括采用高密度等离子体(HDP)法形成的氧化物基层，并具有约4000-约10000的厚度。因而，在位线图案上形成具有预定厚度的部分绝缘层，同时其余绝缘层填充在位线图案之间。
实施层间电介质(ILD)化学机械抛光(CMP)过程来平坦化所述绝缘层，从而形成第三层间绝缘层39。ILD CMP过程刚好在抛光氮化物基层36之前停止。
更详细而言，在ILD CMP过程中，抛光除去部分绝缘层和无定形碳基层37，暴露出氮化物基层36的上表面。第三层间绝缘层39可以均匀平坦化，因为无定形碳基层37和包括氧化物基层的绝缘层通常以基本相同的速率被抛光。
应用双层硬掩模可以在随后的存储节点接触蚀刻过程中对蚀刻强加阻碍。从所述双层结构中移除无定形碳基层37可以减少这种阻碍。
参考图2C，在衬底结构上形成KrF光刻胶层，并且在其上进行曝光和显影过程，以形成存储节点接触掩模40。
存储节点接触掩模40是线型掩模，用于暴露将要形成存储节点接触的预定区域。存储节点接触掩模40垂直于位线图案形成。
利用存储节点接触掩模40实施存储节点接触蚀刻过程。存储节点接触蚀刻过程包括实施第一蚀刻过程和第二蚀刻过程。第一蚀刻过程包括实施部分蚀刻过程。例如，第一蚀刻过程在暴露沉陷塞32之前停止，同时蚀刻第三层间绝缘层39以暴露出沉陷塞接触32的上表面。实施第一蚀刻过程至预定深度。所述预定深度可对应于氮化物基层36上的侧壁中的预定点。
第一蚀刻过程，即部分蚀刻过程，包括实施干蚀刻和湿蚀刻过程。干蚀刻过程在约15mT-约50mT的压力下，使用约1000W-约2000W功率和使包括CF4、C4F8、C5F8、C4F6、CHF3、CH2F2、Ar、O2、一氧化碳(CO)和N2的气体混合物流动来实施。实施干蚀刻过程来蚀刻约1000-约2000的目标厚度，由此形成开口。湿蚀刻过程使用氟化氢(HF)溶液或缓冲氧化物蚀刻剂(BOE)溶液来实施。在湿蚀刻过程中，使用HF主要是蚀刻开口的侧壁。因而，由干蚀刻过程形成的开口通过实施湿蚀刻过程而在水平方向上扩大。结果，形成第一沟槽41。
由于形成存储节点接触的第一蚀刻过程在干蚀刻过程之后采用湿蚀刻过程，从而在水平方向上扩大第一沟槽41。
第一沟槽41形成为存储节点接触孔的上部。结果，填充在存储节点接触孔中的存储节点接触塞的上部可具有增大的开口表面积。因而，可以在随后的存储节点形成过程中保持对准裕度。
参考图2D，使用存储节点接触掩模40作为蚀刻掩模，实施存储节点接触蚀刻过程的第二蚀刻过程。第一蚀刻过程包括利用干蚀刻过程和湿蚀刻过程来实施部分蚀刻过程。然而，第二蚀刻过程包括利用干蚀刻过程来蚀刻第一沟槽41下方的层间绝缘层，直到暴露出沉陷塞接触32的上表面。因此，形成第二沟槽42。干蚀刻过程在约15mT-约50mT的压力下，使用约1000W-约2000W功率和使包括C4F8、C5F8、C4F6、CH2F2、Ar、O2、CO和N2的气体混合物流动来实施。
第一沟槽41和第二沟槽42构成存储节点接触孔。存储节点接触孔的上部，即水平方向上扩大的第一沟槽41，具有大于存储节点接触孔下部即第二沟槽42的线宽。
本实施方案不使用额外的硬掩模来形成存储节点接触孔，而是仅使用KrF光刻胶。结果，可以简化过程并可以降低成本。
参考图2E，剥除存储节点接触掩模40，并实施清洗过程。在所得的衬底结构上顺序形成氮化物基层和缓冲氧化物层。氮化物基层和缓冲氧化物层各自具有约100-约300的厚度。氮化物基层可包括采用低压化学气相沉积(LPCVD)法形成的氮化硅层，缓冲氧化物层可包括未掺杂硅酸盐玻璃(USG)层。
随后，利用回蚀刻过程实施间隔层蚀刻过程，以在存储节点接触孔侧壁上形成双层结构的存储节点接触间隔层。存储节点接触间隔层包括氮化物基间隔层43和缓冲氧化物间隔层44。间隔层蚀刻过程在约10mT-约30mT的压力下，使用约300W-约1000W功率和使包括CF4、CHF3、O2和Ar的气体混合物流动来实施。
根据本实施方案，因为缓冲氧化物层在形成氮化物基层之后形成，所以在形成存储节点接触孔之后进行的间隔层蚀刻过程中可以使氮化物基层36的损失最小化。此外，可以通过在形成存储节点接触孔后形成氮化物基层用作存储节点接触间隔层来减少经常由于位线间隔层厚度不对称所导致的典型SAC失败。
在衬底结构上形成栓塞多晶硅层，并填充在存储节点接触孔中。栓塞多晶硅层具有约1500-约3000的厚度。接着，在栓塞多晶硅层上实施存储节点接触(SNC)CMP过程，直到暴露出氮化物基层36的上表面，由此隔离存储节点接触塞45。
图3示出包括无定形碳基硬掩模层的位线图案的显微图。如图所示，由于无定形碳基位线硬掩模层而使氮化物基位线硬掩模层的损失最小化。
图4示出根据本实施方案的位线图案的显微图。如图所示，经常由于位线间隔层厚度不对称而导致的SAC失败减少。
图5示出位线图案的显微图。氮化物基位线硬掩模层的损失由于形成缓冲氧化物层而减少。
根据本发明的具体实施方案，可以在形成存储节点接触孔后实施的间隔层蚀刻过程中，通过形成缓冲氧化物层，使氮化物基位线硬掩模层的损失最小化。
利用线型存储节点接触掩模形成具有扩大上部的存储节点接触孔，并且在存储节点接触孔中形成存储节点接触塞。结果，接触后续存储节点的开口表面积增大。因此，可以增大关于存储节点的覆盖裕度，因而可以不需要形成垫多晶硅。
使用KrF光刻胶形成线型存储节点接触掩模。因而，不需要额外的存储节点接触硬掩模，从而降低了成本。
采用双层硬掩模使在存储节点接触蚀刻过程中的双层硬掩模的损失最小化。因而，可以减少SAC失败。
本申请包含涉及2006年1月6日递交至韩国专利局的韩国专利申请No.KR2006-0001836的主题，其全部内容通过引用并入本文。
虽然已经相对于特定具体实施方案描述了本发明，但是本领域技术人员显然可以对本发明作出各种变化和修改而不背离所附权利要求
所限定的本发明精神和范围。
权利要求
1.一种制造半导体器件的方法，包括形成多个位线图案，各位线图案具有包括氮化物基层的双层硬掩模；形成填充在位线图案之间的平坦绝缘层；在平坦绝缘层的预定部分上形成线型存储节点接触掩模；蚀刻平坦绝缘层以形成存储节点接触孔，各存储节点接触孔的上部宽于下部；在存储节点接触孔的侧壁上形成双层结构的存储节点接触间隔层；和形成填充存储节点接触孔的存储节点接触。
2.权利要求
1的方法，其中形成存储节点接触间隔层包括顺序形成另一氮化物基层和缓冲氧化物层；和蚀刻所述缓冲氧化物层和所述另一氮化物基层，以形成包括氮化物间隔层和缓冲氧化物间隔层的双层结构的存储节点接触间隔层。
3.权利要求
2的方法，其中所述另一氮化物基层和所述缓冲氧化物层各自具有约100-约300的厚度。
4.权利要求
1的方法，其中利用存储节点接触掩模来蚀刻平坦绝缘层以形成存储节点接触塞包括蚀刻部分平坦绝缘层以形成在水平方向上扩大的第一沟槽；和蚀刻第一沟槽下方的平坦绝缘层的其它部分以形成第二沟槽。
5.权利要求
4的方法，其中蚀刻部分平坦绝缘层以形成在水平方向上扩大的第一沟槽包括利用存储节点接触掩模作为蚀刻掩模，在部分平坦绝缘层上实施干蚀刻过程以形成第一沟槽；和实施湿蚀刻过程，从而在水平方向上扩大第一沟槽。
6.权利要求
5的方法，其中实施干蚀刻过程包括施加约15mT-约50mT的压力和约1000W-约2000W的功率，以及使包括CF4、C4F8、C5F8、C4F6、CHF3、CH2F2、Ar、O2、CO和N2的气体混合物流动。
7. 利要求6的方法，其中实施干蚀刻过程包括将部分平坦绝缘层蚀刻至约1000-约2000的厚度。
8.权利要求
5的方法，其中实施湿蚀刻过程包括使用氟化氢(HF)溶液和缓冲氧化物蚀刻剂(BOE)溶液。
9.权利要求
4的方法，其中蚀刻第一沟槽下方的平坦绝缘层的其它部分以形成第二沟槽包括实施干蚀刻过程。
10.权利要求
9的方法，其中实施干蚀刻过程包括施加约15mT-约50mT的压力和约1000W-约2000W的功率，以及使包括C4F8、C5F8、C4F6、CH2F2、Ar、O2、CO和N2的气体混合物流动。
11.权利要求
1的方法，其中形成平坦绝缘层包括通过填充位线图案间的空隙，在位线图案上形成绝缘层；和在绝缘层上实施化学机械抛光(CMP)过程，其中绝缘层包含氧化物基材料。
12.权利要求
11的方法，其中各个位线图案的双层硬掩模包括无定形碳基层，并且所述无定形碳基层形成为具有与绝缘层基本相同的预定抛光速率。
13.权利要求
12的方法，其中绝缘层具有约4000-约10000的厚度，无定形碳基层具有约1000-约2000的厚度。
14.权利要求
1的方法，其中存储节点接触掩模包含KrF基光刻胶材料。
15.权利要求
14的方法，其中形成位线图案包括形成阻挡层金属；在阻挡层金属上形成位线钨层；在位线钨层上形成双层硬掩模层，所述双层硬掩模层包括预先形成的氮化物基层和预先形成的无定形碳基层；在硬掩模层上形成抗反射涂层；和顺序蚀刻抗反射涂层、预先形成的无定形碳基层、预先形成的氮化物基层、位线钨层和阻挡层金属。
16.权利要求
15的方法，其中阻挡层金属包含双层结构，所述双层结构包括顺序形成的钛(Ti)和氮化钛(TiN)，并且阻挡层金属具有约100-约1000的厚度。
17.权利要求
15的方法，其中位线钨层具有约300-约1000的厚度。
18.权利要求
15的方法，其中预先形成的氮化物基层具有约1000-约2500的厚度，预先形成的无定形碳基层具有约1000-约2000的厚度。
19.权利要求
15的方法，其中蚀刻预先形成的无定形碳基层和预先形成的氮化物基层包括使用压力约20mT-约70mT的包括CF4、CHF3、O2和Ar的气体混合物和施加约300W-约1000W的功率。
20.权利要求
15的方法，其中蚀刻位线钨层和阻挡层金属包括使用压力约20mT-约70mT的包括SF6、BCl3、N2和Cl2的气体混合物和施加约300W-约1000W的功率。
21.权利要求
1的方法，其中平坦绝缘层与氮化物基层齐平。
专利摘要
一种制造半导体器件的方法，包括形成多个位线图案，各位线图案具有双层硬掩模，所述双层硬掩模包括氮化物基层和无定形碳基层；形成填充在位线图案之间的平坦绝缘层，所述平坦绝缘层与氮化物基层齐平；在平坦绝缘层的预定部分上形成线型存储节点接触掩模；蚀刻平坦绝缘层以形成存储节点接触孔，各存储节点接触孔的上部宽于下部；在存储节点接触孔的侧壁上形成双层结构的存储节点接触间隔层；和形成填充存储节点接触孔的存储节点接触。
文档编号H01L21/82GK1996568SQ200610162140
公开日2007年7月11日 申请日期2006年12月6日
发明者黄昌渊 申请人:海力士半导体有限公司导出引文BiBTeX, EndNote, RefMan