专利名称：处理器的制作方法
数字处理系统通常含有处理器，它是系统的神经中枢和根据程序串去处理装入的数据，程序串与所完成的任务有关并且要考虑到电路元件的可能性。相应的程序串是硬连接的或作为指令组贮存在程序存贮器中，这两种可能方法的组合通常最为有效。程序存贮器本身可以是只读存贮器(ROM)，随机存贮器(RAM)或两者的组合，如果处理器是大量生产的，则固定的程序和固定的常数或系数大部分装在ROM内，而有关变动的数据却贮存在RAM内。
实际信号处理器发生在算术/逻辑单元(ALO)内，它通常含有加法器或累加器，乘法器以及某些逻辑元件，例如移位器件。中央控制单元在多数情况下是程序存贮器，它起动为完成规定的功能所需的各个控制操作，例如即在算术单元或在算术单元与可寻址存贮器位置之间的数据运动，存贮的程序含有各种控制指令或起动它们的执行。操作顺序由程序计数器来控制。
商业供应的处理器含有大量各种指令，它们可组合成程序串以便尽量保证普遍的应用性。在普遍应用性不重要的场合，处理器可以做得小得多。
因此，本发明的目的是为如权利要求所要求的提供一个简单的处理器，如出现在数字滤波技术中那样，该处理器在三个操作数内执行给定的逻辑运算，并且适于集成。
本发明现在参考相应的图表作更详细的解释，这里
图1是根据本发明实施的处理器的方框图，和图2是表示一个三阶递归滤波器如何可用本处理器实施的电路图。
图1方框图只示出根据本发明的重要部分，例如，电源、系统时钟C1的产生和输入/输出级都没有示出。第一和第二数据字A、B送入ALU中的全乘法器mp。送入ALU的第三数据字C加到移位器的数据输入，它由桶形移位器b1构成，并接受来自程序存贮器pr的移位指令ig。桶形移位器bi的输出耦合到加法器ad的输入，它的其他输入接到乘法器mp的输出，来自乘法器mp的输出信号通过所示的附加桶形移位器b2，可由本发明的最佳实施电路来提供，因此用虚线示出。相应的附加移位指命亦来自程序存贮器pr。
如果采用二进制系统，则两个桶形移位器b1、b2对加入的数值乘以2的乘方，正或负整数的幂数由移位指命ig以移位数q传输到第一桶形移位器b1，由移位指命ip以移位数p传输到第二桶形移位器。
加法器的输出提供第四数据字D，它存贮在数据存贮器dr内，图1示出了一个最佳实施方案，其中，在此第四数据字D通过数据限制器ib输入到ALU，限制器受来自程序存贮器pr的限制指命的作用后，使第四数据字D的数值受到限制，从而限制数据溢出误差。
图1所示的数据存贮器含有只读存贮器r2以记忆常数，而随机存贮器r1记忆来自外部的数据，和ALU送出的第四数据字D。
四个缓冲器Z1……Z4各自记忆四个数据字A、B、C、D之一，用以补偿不同的速度，以便RAMr1或ROMr2和ALU能够处理数据，在图1的实施电路中，RAMr1或ROMr2的存取时间要比ALUu的执行时间短得多，这就是为什么ALUu的数据通过缓冲器Z1，Z2、Z3、Z4由时间分割多路复用后再装入的原因，第一次三个数据字A、B和C分别装入第一、第二和第三缓冲器Z1、Z2和Z3，它们是来自ROMr2的内部数据或来自RAMr1的外部数据di，相应数据线如图所示，第四缓冲器Z4把它的输出数据写入RAMr1，由此可作为输出数据读出用于外部器件。存贮器的地址选择由来自程序存贮器pr的控制信号来生效。
相应控制信号取自程序存贮器pr，利用程序地址pi来读出，程序串由程序指命确定，为处理器顺序记忆在程序存贮器pr中。程序串由程序计数器pc控制，它与控制单元st和程序存贮器pr两者连接。控制单元st把系统时钟cl为程序计数器pc驱动时钟信号pt，和为驱动其他时钟信号(这是没有提及)，如取得时钟ct。
响应一条程序指令pi，处理器执行以下的算术运算D＝AB+C2q，把程序指令pi存入程序存贮器pr，例如“D′、A′、B′、C′、q”，其中D′、A′、B′、C′是四个在数据存贮器dr中的相应数据字D、A、B、C和，q是相应桶形移位器b1的相忆移位数。这条指令，甚至可能只是单一指令，允许处理器履行能很好地适应于特殊的应用。
借助附加的桶形移位器b2，在图1的实施中作为选用器件示出，乘积AB可再倍乘一个2的乘方。这样就扩大上述的基本运用。包括在处理器中作为另一选件的数据限制器db的效用，跟着带来限制功能，例如在数据溢出的时候，它利用最大/最小可能数去代表溢出数。
采用处理器的优点可用一个典型滤波器的履行来说明，在图2所示的三阶滤波器结构中，时变输入是数字值U，它由取样时钟ct形成，数字值U与第一常数c0，第二常数c1，第三常数c2和第四常数c3相乘，乘积分别送入第一加法器a1，第二加法器a2，第三加法器a3和第四加法器a4的第一个输入。
数字滤波器的时变输出是数字值y，它与第五常数d0，第六常数d1和第七常数d2相乘，乘积分别送入第一加法器a1的，第二加法器a2的和第三加法器a3的第二个输入，各加法器的输出分别是第一数字状态变量X1，第二数字状态变量X2和第三数字状态变量X3，这些状态变量分别由第一状态存贮器dt1，第二状态存贮器dt2和第三状态存贮器dt3来延迟，并且分别送入第二加法器a2的、第三加法器a3的和第四加法器a4的第三个输入，这三个状态存贮器提供的延迟是相同的。
根据本发明的处理器去履行滤波器结构时，状态变量X1，X2、X3存贮在数据存贮器dr内，并由相应的程序指令pi调用。
利用处理器和程序指令pi，所示的滤波器结构可逐步来执行。所需要的三个量在第二加法器a2和第三加法器a3的相加，是在第一中间步骤中完成，在此两个量相加以获得中间值，然后在第二中间步骤中把第三量与它相加。因为处理器的速度与信号频率相比是非常高的，并且操作的执行非常有效，尽管有所述的中间步骤，仍然得到很短的程序串。程序执行周期内程序计数器pc来控制，必须至少在取样时钟ct形成的取样周期内完成。
图2示出在三阶递归滤波器中的信号流的结构。转移函数是H(Z)＝(Z3a3+Z2a2+Za1+a0)/(Z3+Z2b2+Zb1+b0)一种更适合所述处理器的同样转移函数的表达式是H(Z)＝V(Z3c3+Z2c2+Zc1+c0)/(Z3-Z2d2-Zd1-d0)式中c0＝2q，V＝a0/c0，c3＝a3/V，c2＝a2/Vc1＝a1/V，d2＝-b2，d1＝-b1，d0＝-b0。
在第二种表达中，常数V从转移函数的分子中抽出，结果使得系数c0变成2的乘方。先不考虑系数V，则真正乘法变换为较简单的2的乘方的乘法。因为在许多应用中必须实现滤波器的级联，所有系数V的乘积只要由一次真正乘法来完成，如在级联的开始或结束来完成。该步骤特别有效，正如经常有这种情况，如果级联是由一阶和/或二阶滤波器子网络组成的话。
在以下“滤波器计算实例表”中给出的方程，是根据图2例举的滤波器结构导出的。表的左边部分含有的方程，除了系数V，可用于执行三阶滤波器，表的右边部分示出相应的程序指令pi。两个方程必须分别由两个程序步骤来实现。右边给出的程序串表明，滤波器可由六个相继的指令来执行，一个N阶滤波器可由2N指令来执行。这表明所采用的作为基本运算的指令具有很高效率。
滤波器计算实例表y＝X3+Uc3P1y，C3，U，X3，0X3＝X2+Uc2+yd2P2X3，C2，U，X2，0P3X3，d2，y，X3，0X2＝X1+U01+yd1 P4X2，c1，U，X1，0P5X2，d1，y，X2，0X1＝Uc0+yd0 P6X1，d0，y，U，q。
图1的ALUu不同于通常用于此目的ALUS，它没有累加器。如果ALU工作在流水线原理，则这是有好处的，在这种情况下，一个操作结果D在另一个指令周期内还未取得，不仅与流水线处理的程度有关，而且很靠后。尽管要等候时间，为了不损失处理器时间、几个处理的相继指令可以重叠。例如，如果结果D只有在三个程序步骤后获得，则有效率的程序应具有如下结构处理1的运行1处理2的运行1处理3的运行1处理1的运行2处理2的运行2处理3的运行2处理1的运行3等等。
权利要求
1.处理器包括一个控制单元(st)，一程序存贮器(pr)、数据存贮器(dr)，以及一个算术/逻辑单元(ALU)(u)，而ALU(u)含有加法器(ad)，乘法器(mp)和移位器件，它们具有以下特征一全乘法器(mp)的第一和第二输入分别从数据存贮器(dr)送入第一数据字A和第二数据字B；一移位器件是桶形移位器(b1)，它的数据输入从数据存贮器(dr)送入第三数据字C，借助来自程序存贮器(pr)的移位指令(iq)确定它的移位数q，以及一乘法器(mp)的输出和桶形移位器(b1)输出各自连接到全加器(ad)的一个输入，它的输出作为第四数据字D=AB+c2q写入到数据存贮器(dr)。
2.如权利要求1的处理器，其特征在于响应贮存在程序存贮器(pr)的程序指令(pi)，ALU(u)由数据字A，B，C驱动第四数据字D。
3.如权利要求2的处理器，其特征是程序指令(pi)含有四个数据字A、B、C、D和移位数q的读和写地址。
4.如权利要求3的处理器，它的特征是一个附加桶形移位器(b2)插入在乘法器(mp)输出与加法器(ad)相应输入之间，它的移位数p由附加移位指令(ip)来确定，移位指令来自程序存贮器(pr)和包含在程序指令(pi)中。
5.如权利要求4的处理器，它的特征是加法器(ad)的输出直接跟随有把数据字D限制在该值的数据限制器(db)，和程序存贮器(pr)借助包含在程序指令(pi)中的限定指令(ib)使数据限制器(db)动作。
6.如权利要求1至5的任何之一的处理器，它的特征是把四个数据字A、B、C、D的最少四个缓冲器(C1、C2、C3、C4)介入在ALU和数据存贮器(dr)之间。
7.如权利要求2至6任何之一的处理器，它的特征是数字滤波器由程序指令(pi)形成的指令串来实现。
8.如权利要求4至7的任意之一的，它的特征是只有处理器处理的指令才是程序指令(pi)，程序指令可由附加的移位数p和限定指令(ib)来扩展。
全文摘要
本处理器的算术/逻辑单元含有一个乘法器，第一数据字A和第二数据字B作为输入数据送入至乘法器。与第一和第二数据字相似，来自数据存贮器的第三数据字c，通过移位数是q的桶形移位器(b1)送入加法器的一个输入，而加法器的其他输入接到乘法器的输出，加法器的输出提供第四数据字D，它被写入到数据存贮器内，借助单个程序指令(pi)，对形成第四数据字D所需的全部数据运动予以定义。
文档编号H01B13/00GK1038370SQ88104549
公开日1989年12月27日 申请日期1988年6月4日 优先权日1988年6月4日
发明者维尔纳·赖兴, 威尔弗利德·维尔纳·盖利 申请人:德国Itt工业有限公司