专利名称：具有薄膜晶体管的电子器件、矩阵器件、光电显示器件和半导体存贮器的制作方法
技术领域：
本发明涉及到一种矩阵器件，它具有一种矩阵结构，具有用作转换装置的MOSFETs和MISFETs(统称为MOS装置)并被用于执行诸如液晶显示和动态RAM(DRAM)的动态操作。这些矩阵器件的例子包括光电显示器件和半导体存贮器。本发明还涉及到一种用于驱动这种矩阵器件的电路。特别是，本发明涉及到一种使用薄膜晶体管，诸如是在绝缘基底上作为一个MOS器件而形成的薄膜晶体管的器件。
最近，已经实现一种绝缘栅半导体器件，该装置在其绝缘基底上包含一个以薄膜型式存在的活性层(也称活性区)。特别是，薄膜绝缘栅晶体管或所谓的薄膜晶体管(TFT)正在被认真地研究着。人们倾向于使用这些器件去控制在具有诸如液晶显示的矩阵结构的显示器件上的像素，根据所使用的半导体材料和晶体状态，这些器件可以分为非晶硅TFTs或多晶硅TFTs。另外，目前还研究了一种材料，这种材料表现出多晶和非晶状态之间的情况。这种材料称之为半非晶材料，并且认为它是一种微晶可浮动的非晶结构。如以后将要说明的，这是单晶状态下的高迁移率和非晶状态下的低漏电流二者良好结合的一种材料。
另外，多晶硅TFTs还被用于单晶硅的集成电路上。作为一种SOI(绝缘体上的硅)技术，这是公知的。例如，在大规模集成电路的SRAM中，这种TFTs被用作负载晶体管。但是在这种情况下，就极少使用非晶硅TFTs。
由于导电互连不是通过电容耦合到基底上的，所以绝缘基底上的半导体电路可以相当高的速度工作。已经提出了一种计划将这种半导体电路用于超高速微处理器和超高速存贮器。
通常，非晶硅半导体具有较低的场迁移率，从而使其不能应用于需高速操作的那些TFTs中。另外，P型非晶硅具有极低的场迁移率;从而不可能用其制造P-沟道TFTs或PMOSTFTs。因此，企图利用P-沟道TFTs或PMOSTFTs和N-沟道TFTs或NMOSTFTs相互结合制造互补型MOS(CMOS)是不可能的。
但是，由非晶硅半导体制成的TFS具有低截止电流的优点。所以，这种TFTs用于诸如液晶显示装置的有源矩阵晶体管等场合，在这种场合下，不需要高速操作，仅需要一种导电类型且必须能良好地保持荷电。
另一方面，多晶硅半导体比非晶硅半导体具有较高的场迁移率并因此能进行高速操作。例如，使用通过激光退火重结晶而生成的硅膜的场迁移率高达300cm2/v.s，这就非常接近在一个普通单晶硅基底上形成的MOS晶体管的大约500cm2/v.s的场迁移率。硅单晶硅上MOS电路的操作速度受到基底和传导连接之间的寄生电容的限制。相比之下，在多晶硅半导体(再结晶的硅膜)的情况下，由于电路位于绝缘基底上，这种限制就不存在了。因此，期待极高速操作。
PMOSTFTs类似于NMOSTFTs，也可以用多晶硅制造。因此，可以形成CMOS电路。例如，具有所谓单片结构的有源矩阵液晶显示器，即不仅其有源矩阵部分，而且诸如驱动器等外用部分也由CMOS多晶硅TFTs制造的产品是公知的。
在前述SRAM中所使用的TFTs就是考虑到这一点而形成的。PMOS器件是由TFTs构成的并且被用作负载晶体管。
在通常的非晶TFTs中，通过如在单晶制造技术中所使用的自对准处理来形成源/漏区是很困难的。由于栅极和源/漏区的几何重叠所引起的寄生电容会引起问题。因此，多晶硅TFTs能够利用自对准处理，并借此使寄生电容被极大地抑制。
尽管多晶硅TFTs具有上述优点，但已经指出其中还存在某些问题。在通常的多晶硅TFTs中，在绝缘基底上形成一个活性层。在活性层上形成一个绝缘栅膜和多个栅极，这种结构为共平面型，虽然这种结构可以使用自对直处理，但是对于减少来自活性层的漏电流(截止电流)却是困难的。
虽然还不能完全理解漏电流所有起因，但其主要是由于在下面基底和活性层之间建立起的界面俘获电荷而引起的。因此，通过仔细并使其界面俘获密度减少到几乎与在栅氧化层膜与活性层之间的接口上的密度相等使漏电流问题得以解决。
特别是，在高温处理(最高处理温度约为1000℃极量级)中，基体由石英制成，在基体上形成硅覆盖层，并经过约1000℃的热氧化处理形成硅覆盖层的清洁表面。然后，利用低压CVD或其他方法形成硅活性层。
在低温处理(最高温度低于650°，也称为中间温度处理)中，形成一个具有与栅绝缘膜界面俘获密度同样低的界面俘获密度的硅氧化膜以用作基底和活性层之间的基础膜。对于形成一个硅氧化膜而言，溅射是一个相当好的方法。具有良好特性的氧化膜还可以通过ECR、CVD或TEOS的等离子体辅助CVD得到。
然而，这样做仍然不能减少漏电流。特别是，来自NMOS的漏电流比起来自PMOS的漏电流在幅值上要大一个数量级或更多。我们猜想是较弱的N型活性层引起了这个较大的漏电流。实际上，我们已经利用高重复性观察到通过高温或低温处理所制造的PMOS和NMOS器件的阈值电压在负方向上的变化。特别是，在没有掺杂任何其它掺杂物的高纯硅情况下，我们可以推导出，在如同非晶硅情况那样所获得的弱结晶度情况下，活性层变成弱N型。通过高温处理所获得的多晶硅含有很多晶格缺陷和悬空键，这和一个理想的单晶硅是极不相同的。这些晶格缺陷和悬空键就成为一和施主并提供电子。当然，诸如痕量钠离子等杂质元素的影响。
总之，若上述任一种情况存在，我们就能够解释上述现象，即NMOS器件比起PMOS器件具有低得多的阈值电压和更大的漏电流。这一点示于
图1(A)-(B)。如图1(A)所示，NMOS的N+源极12接地。一个正电压被接到N+漏极13。在这种状态下，若加上高于栅极11阈值电压Vth的一个电压，那么，将在活性层14的栅极的这边上形成一个沟道，且漏极电流将以实线箭头所示之方向流动。但是，由于活性层14具有弱N型(N-型)特性，所以，一个几乎与栅极电压无关的电流将如虚线箭头方向所示由源极流向漏极。
纵使栅极电位低于阈值电压Vth，仍有虚线箭头所示的电流流过。若栅极电位是一个大的负值，那么将建立一个P型反转层16，如图1(B)所示，但是沟道完全没有反型。相反地，若施加了一个过量的电压，电子就会积累在栅极的相反面从而产生一个沟道，则围绕NMOS器件所实际获得的数据就与上述考虑不相符合了。
在PMOS情况下，由于活性层具有N-型特性，所以，阈值电压较高，但在栅极反面的漏电流却极大的减少了。图2(A)和(B)示出了某些情况，在这些情况中，在PMOS上分别加上低于阈值电压的电压和超过阈值电压的电压被施加到PMOS上。
这种来自NMOS的明显的漏电流对于各种应用，特别是在需要动态操作的应用中都是一种阻碍。例如，在液晶或DRAM的有源矩阵阵列中，会使图象信息或所存贮的信息丢失掉。因此，必需减少这种漏电流。
一种方法就是制造一种本征(I-型)或弱P-型的NMOS活性层。例如，在形成活性层时，将适当量的P-型掺杂物，诸如硼仅注入到NMOS或者是NMOS和PMOS中以制造一个NMOSI-型或弱P-型的活性层。这样就可以使NMOS的阈值电压得到提高，并且使漏电流极大地减少。但是这种方法存在某些问题。
通常，所使用的CMOS电路含有一个基底，并在该基底上制造有NMOS器件和PMOS器件。在掺杂物仅被注入到N-型中的场合，需要过多的光刻步骤。在P-型渗杂物将被注入到NMOS和PMOS器件两者的活性层中的场合，需要浓度小的掺杂物注入技术。若剂量太大，那么，PMOS的阈值电压就减小，而漏电流将增加。
离子注入技术也存在一些问题。在实现引起大量分隔的注入技术中，可能只注入所需的杂质元素。但是，所能处理的区域是很小的。所谓的离子掺杂方法提供了一个较大的处理区域，但由于这种方法没有包含大量分隔步骤，所以某些不希望的离子也被注入了。这样就存在着剂量不够精确的可能性。
在加速和注入离子的这种方法中，在活性层和下面基底之间的界面上建立了多个固定的陷阱。与现有技术的向单晶半导体注入离子不同，这种注入是在绝缘基体上方进行的，从而使得可以发生明显的电荷增加。这就使它很难精确控制剂量。
因此，前述的在活性层形成时引入P-型掺杂物是可以考虑的，但这种方法很难控制痕量的掺杂物。在使用相同的膜制造NMOS和PMOS的场合，除非其数量是足够的，否则，来自PMOS的漏电流将增大。对于使用不同膜制造的场合就需要一个附加的掩膜步骤。如果利用这种方法来控制阈值电压，由于气流或其它因素的影响，所制造的TFTs在阈值电压方向是不均匀的。其批与批之间的阈值电压将有很大变化。
本发明的一个目的就是通过优化电路设计来提供一种用于允许使用TFTs产生较大漏电流的半导体电路;并且不必通过控制制造过程来减少来自NMOS器件的漏电流。如上所述，在活性层由高纯度硅材料形成的场合，该层变成N--型。在再现性和稳定性方面，它的能级是相当良好的。另外，处理本身是相当简单的并且可以提供足够高的产量。另一方面，在控制阈值的各种方法中，处理是很麻烦的。此外，在所获得的活性层中的能级，诸如费米能级是逐批变化的，从而减少了产量。
很明显，执行一个尽可能多地消除杂质的处理过程要比执行下述方法容易，在这种方法中，通过改善制造处理，即执行1017原子/厘米3数量级低浓度掺杂，使得所制造的NMOS器件去适合该电路。最好是设计该电路并使其适合于所产生的NMOS器件。这就是本发明的技术概念。根据本发明的一个电子器件包括由至少一个N-型晶体管组成的晶体管元件;
一个P-型晶体管，和一个电容器其中，所述的晶体管元件，所述的P-型晶体管和所述的电容器彼此相互串联连接。本发明应用的半导体电路不是通用的电路。本发明特别适用于液晶显示的有源矩阵电路、适用于通过在电容器中累积电荷来保持信息的DRAM存贮器以及动态移位寄存器的动态电路，这种动态位移寄存器，使用MOS晶体管的MOS结构作为电容器或者使用其它的电容器来驱动下一级电路。上述液晶显示的有源矩阵电路使用了一种材料，通过影响电场，使得这种材料的透光比和反射率发生变化，这种材料被夹在两个相反的电极之间。在电极之间施加电场以提供图象显示。特别是本发明适用于动、静态电路相互结合的电路或网络。
在本发明的第一特性中，形成例如液晶显示的有源矩阵电路的显示部分的PMOSTFTs(P-型晶体管)被用作开关晶体管(开关装置)。必须将PMOSTFTs随同数据行和象素电极以串联的方式插入。若NMOSTFTs是以并联方式插入的，那么将会产生大量的漏电流，从而使得这种结构不适于用作显示装置。因此，本发明包括下述情况，在这种情况中，PMOSTFTs和NMOSTFTs以串联的方式插入，用于象素的TFTs电路。在这种情况下，至少有一个N-型晶体管用于有源矩阵中，并且至少一体n-型晶体管中的每一个与相应的P-型晶体管相串联，同时至少一体n-型晶体管中每一个的源极和漏极与相应P-型晶体管的源极和漏极相连接。当然，本发明亦可应用于两个PMOS，TFTs(两个P-型晶体管)以并联方式插入的情况。
在本发明的第二特性中，一个装置包括如上所述的显示电路部分或一个有源矩阵电路和一个用于显示电路部分的驱动器电路(或外用电路)且该驱动器电路是由CMOS电路构成的。尽管不要求所有的电路都由CMOS电路构成，但传输栅电路和反相器电路最好由CMOS器件(互补晶体管)构成，这些装置示意性地示于图3中。在作为外围设备的有源矩阵电路33的周围的绝缘基底37上形成了数据驱动器31和栅驱动器32。外围电路包括n-型和P-型互补薄膜晶体管对。包括PMOS TFTs(P-型薄膜晶体管)的有源矩阵电路33形成于基底表面中央。P-型薄膜晶体管包括一个栅极和一个阳极氧化层，该氧化层包括一个栅极材料的ab氧化层并被提供于该栅极表面。这些驱动器和有源矩阵利用栅极线35和数据线36进行连接以形成一个显示装置。有源矩阵33是包含有PMOS器件(P-型晶体管)的象素单元34的组合物。P-型晶体管通过其源和漏区中的一个与象素电极相联，还通过另一源和漏区与数据线相连，同时还通过其栅极与栅极线相连，如图3中象素单元34所示。在P-型晶体管中源和漏区之间所提供的区域含有其浓度为1017原子/厘米3或更少的P-型杂质。有源矩阵电路P-型晶体管以及外围电路n-型和P-型晶体管中每一个的活性区都含有其浓度为1017原子/厘米3或更少的P-型杂质。
就CMOS电路而言，若所获得的TFTs的阈值电压对于NMOS器件而言是2v、对于PMOS器件而言是6v，并且若来自NMOS器件的漏电流是来自PMOS器件漏电流的10或者10多倍，那么，由于来自诸如反相器的逻辑电路的漏电流所消耗的电能不存在严重问题，所以，CMOS反相器也不会遇到问题。在以如下方式工作，即在低压状态下以低于NMOS器件阈值电压的电压进行工作和在高压状态下，以超过PMOS器件漏极电压和阈值电压(＜0)之和的电压进行工作的方式情况下，需要一个反相器。在这种情况下，若漏极电压超过8v，理论上是大于10v，就不会产生任何问题。若输入取0v和8v两个值，那么将会获得令人满意的结果。
本发明的第三个特性是与诸如DRAM的半导体存贮器相关的。以单晶集成电路ICs形式存在的半导体存贮器的工作速度已经达到了极限。为了使它们能以更高速度进行工作，就必需提高晶体管的载流能力，但这就导致增加了所耗电流的数量。对于通过在电容器中存贮电荷以存贮信息的DRAM情况，电容器的电容不能再进一步增加，因此就只有一种可行的方法，就是提高驱动电压。
单晶集成电路的速度之所以达到它们的极限的一个原因是由基底和使导电互联之间所形成电容产生的大量损耗。假若一个绝缘体被用作基底，那么可以获得足够高速度的工作而不会增加电流损耗。为此，已经提出了一种SOI(绝缘体上的半导体)结构的集成电路ICs。
每个单元包括一个晶体管的DRAM在电路结构上类似于上述的液晶显示器。具有诸如每个单元包括3个晶体管的其它结构的DRAM使用产生少量漏电流的PMOSTFTs作为形成存贮位的TFTs。这些DRAM的基本结构与图3所示结构相同。例如，一个DRAM包括一个列译码器31、一个行译码器32、存贮元件33、一个单位存贮位34、位线35、字线36和一个绝缘基体37。
液晶显示器和DRAM的有源矩阵都必须被刷新。在刷新操作期间，TFTs的电阻必须大得足以使象素电容和电容器避免放电。在这种情况下，如果使用NMOSTFTs，那么由于较大的漏电流，就不可能令人满意地驱动这些元件。在这方面，采用产生较小漏电流的PMOSTFTs是有益的。
在本发明中，使用通过高温处理以制造的TFTs是有利的。而使用通过低温处理以制造的TFTs则是特别便利的。在通过低温处理所制造的TFTs中，其活性层的结构介于非晶状态和单晶状态之间，并且要产生较大的晶格畸变。因此，TFTs呈现一种所谓的半非晶状态且其实际特性接近于处于非晶状态下器件的特性。也就是说，大多数由纯硅通过低温处理制造的活性层具有N--型的特征。
现在来详细地阐述半非晶状态。当热量被提供给处于非晶状态下的硅时，晶体生长。在大气压力下，在达到大约650°以前，晶体是不生长的。特别是，结晶度相对较低的部分被置入高结晶度部分。另外，分子被紧密地键合在一起，并呈现不同于离子晶体常规晶体的偏析形态。就是说，半非晶状态的特征在于它具有非常少的悬空键。若温度超过680℃，晶体的生长速度就被极大地加速，则将呈现包含有大量晶粒的多晶状态。在这种情况下，位于由晶格畸变所隔开的晶粒边界处的分子键被破坏，从而导致了在晶粒边界处具有大量的悬空键。
即使掺杂剂被注入处于这种半非晶状态下材料的活性层，利用与非晶硅相同的方式，其活性化也得不到较大的改善。我们认为，这是由于特别是在含有大量悬空键处掺杂剂的选择性陷阱所引起的，其结果是很难用控制半非晶状态下活性层或通过低温处理所制造的活性层的掺杂去控制阈值电压。
本发明可以很方便地应用于如在由本申请人申请的日本专利申请73315/1992中所述的具有两个活性层的TFTs中。在这种TFTs中，一个非晶活性层是直接地形成于基底之上的，一个处于半非晶或多晶状态下的活性层形成于该非晶活性层上。在基底和开始所述活性层之间的界面处存在有大量电荷而产生的漏电流量被减少到最小值。但由于使用了非晶硅，所以较低的活性层在结构上具有N--型特征。因此，尽管起源于该界面的漏电流能减少，但由该活性层所产生的漏电流却不能很容易地被减少。例如，当漏极电压为1v时，来自PMOS器件的漏电流低于10-12A，而来自NMOS器件的漏电流却比前者漏电流大100或更多倍。
制造这种结构的方法示于图4。首先，在基体41上形成一个由硅氮化物或其它材料构成的坚固的惰性涂层42。若该基底是足够清洁的，则就不必形成该涂层。然后，在涂层42上形成一个氧化膜43，以建立一个下伏层。随后形成二个非晶硅层。在以后的热处理中，这些非晶硅膜通过在沉积期间优选其沉积速度和基底温度，被制成半非晶或多晶体，但保留了非晶特性。在这个例子中，较上层45和47被制成半非晶或多晶状态，而较下层44和46则保留了非晶状态。
该方法的特征就在于使用同一注入室，通过细微改变构成稳定状态的条件可以形成两种具有不同特性的硅膜。若通过注入一个掺杂来控制阈值电压，那么就不可能获得应用本方法的优点。若把较低层44和46从N--型改变成I-型，那么由于这些层保留了非晶特性，其离子化速度就很低。因此需要进行大量的掺杂。其结果，注入室将被这些杂质极大地污染。另外还有如下的可能性，即PMOS器件的活性层被改变成P-型。因此，具有这两种活性层的TFTs非常适用于本发明，它只须要利用掺杂而不需要对阈值电压进行控制。下面将会详细叙述制造这些TFTs的方法。
根据本发明的电子器件包括一个绝缘基底;
一个P-型薄膜晶体管，形成于所述绝缘基底之上，并通过其栅极和一个位线连接，通过其源和漏区中的一个与一个位线连接;
一个电容器，它通过源和漏区中的另一个与所述P-型薄膜晶体管连接;和一个围绕所述P-型薄膜晶体管而提供的外围电路，它包括在所述绝缘基体上所提供的n-型和P-型薄膜晶体管。
本发明的其它目的和特性将在以后的说明过程中出现。
图1(A)和(B)是用以表明其工作状态的NMOSTFTs剖面视图;
图2(A)和(B)是用以表明其工作状态的PMOSTFTs剖面视图;
图3是依据本发明的显示装置电路图的部分平面视图;
图4(A)-(C)是依据本发明的TFTs剖面图，用以表明制造这些TFTs所执行的顺序步骤;
图5(A)-(E)是依据本发明的其它一些TFTs的剖视图，用以表明制造这些TFTs所执行的顺序步骤和图6是依据本发明的一个电子器件的剖面图。
例1下面参考图4(A)-(C)来叙述本发明例1的CMOS电路。根据本发明例1的电子器件示于图6，它包括一对基底，在这两个基底之一上提供的一个CMOS电路和一个象素电极，在这两个基底的另一个上提供的透明导体膜72和一个在象素电极(所述两基底之一)和透明导电膜(所述另一个基底)之间提供的电光调制层73。该电路包括一个由克宁(corning)有限公司利用7059＃玻璃制造的基底41，该基底可用各种其它材料制成。无论使用什么样的材料来制造该基底，该基底都必须被处理得没有诸如移动的钠离子进入半导体膜。一个理想的基底是使用含碱量小的合成石英制造的。如果出于经济方面的原因难以采用这种基底，那么可以使用通过商业途径获得的弱碱性或非碱性玻璃。在本例中，通过低压CVD在基底41上形成了一个厚度为5-200nm(例如10nm)的氮化硅物膜42，用以避免来自基底的运动离子进入半导体膜。然后，利用溅射技术在氮化硅膜42上形成一个厚度为20-100nm(如50nm)的硅氧化物膜43。这些膜的厚度是根据运动离子的侵入程度或活性层被影响的程度来确定的。作为一个例子，它的氮化硅膜42的质量并不好且电荷被稳固地捕集起来，上覆半导体层通过氧化硅膜受到影响。在这种情况下，就必须加厚氧化硅膜43。
这些膜可以通过等离子体辅助CVD以及上述的低压CVD或溅射技术来形成。特别是，氧化硅膜可以利用TEOS来制造。考虑到成本，生产能力以及其它的因素，可以选择所使用的方法。当然，这些膜可以通过连续处理形成。
然后，可以通过低压CVD使用单硅烷来形成厚度为20-200nm(例如100nm)的非晶硅膜，基底温度为430-480℃、例如450℃。基底温度是连续变化的，且厚度为5-200nm(例如10nm)的非晶硅膜在520-560℃(例如550℃)形成。我们的研究已经表明，基底的温度含显著影响稍后结晶期间的绝缘层。例如，当这些膜是在低于480℃的温度下形成时，使它们结晶是很困难的。相反，当这些膜在高于520℃的温度下形成时，它们就很容易地结晶。以这种方式获得的非晶硅膜在600℃下热退火24小时。其结果，只有较上部的硅膜结晶。在这种方式下，可以获得所谓半非晶硅半导体的结晶硅。结晶硅可以是单晶硅半导体或多晶硅半导体，而不是所谓的半非晶硅半导体。较低的硅膜保留非晶硅特性。
为了加速上部硅膜的结晶，该膜中所包含的碳、氮和氧原子的浓度最好低于7×1019原子/厘米3。SIMS分析说明，在本例中，这些浓度低于1×1017原子/厘米3。相反，为了遏制下部硅膜的结晶，这些元素的高浓度是有利的。但是，过量的掺杂将会对半导体的特性产生不良影响，因此也就会对TFTs特性产生不良影响。所以，是否需要掺杂以及掺杂的量是根据TFTs的特性确定的。
在使非晶硅膜退火以形成一个结晶硅膜以后，它被蚀刻成一个适当的图形，从而产生一个用于NTFTs的半导体岛区45和一个用于PTFTs的半导体岛区47。没有对每个岛区的上部表面作任何人为的掺杂。SIMS分析表明，硼的掺杂浓度低于1017原子/厘米3。因此我们推测，这个部分的导电类型属于N--型。另一方面，半导体区的较低硅层44和48基本上为非晶硅半导体。
以后，在使用氧化硅靶的同时，其厚度为50-300nm(如100nm)的栅绝缘膜48可以通过在含氧环境中的溅射技术由氧化硅形成。该膜的厚度是根据该TFTs的工作条件和其它的一些因素确定的。
随后，利用溅射技术形成500nm厚的铝膜。这是利用混合酸溶液或加有5%硝酸的磷酸溶液构图以形成栅极和连接部分49和50的。当蚀刻温度为40℃时，蚀刻速度为225nm/min。在这种方式下，TFTs的外形可作适当调节。每个沟道长8μm，宽20μm。这种状态示于图4(A)。
然后，利用阳极氧化在铝连接部分的表面上形成铝氧化物。作为阳极氧化的一种方法，使用了日本申请人申请的日本专利申请231188/1991或238713/1991中所叙述的处理方法。根据所需器件的特点，处理条件，成本以及其它的一些因素，可以作出修改以实施该方法。在本例中，通过阳极氧化处理形成了厚度为250nm的铝氧化膜51和52。
此后，通过绝缘栅膜的离子注入和众所周知的CMOS制造技术形成N-型源/漏区53和P-型源/漏区54。在每个区中掺杂剂的浓度为8×1019原子/厘米3。对于P-型离子源时使氟化硼离子。对于N型离子源使用磷离子。前一种离子在加速电压为80KeV时被注入，而后一种离子在110KtV时被引入。加速电压是考虑栅绝缘膜的厚度以及半导体区45和47的厚度确定的。所利用的不是离子的注入，而是离子的掺杂。在离子注入中，所注入的离子因它们的质量不同而分隔开，从而不会射入所不希望的离子，但是能够被一个离子注入器所能处理的基底的尺寸是有限的。另一方面，在离子掺杂处理过程中，可以处理较大的基底(如对角线长于30英寸)，但氢离子和其它所不希望的离子也会被同时加速和被注入，从而使得该基底趋于被加热。在这种情况下，如在离子注入中使用光刻胶去实施掺杂剂的选择注入是很困难的。
在这种方式中，可以制成如图4(B)所示的具有偏置区的TFTs。最后，利用栅极作为掩模，在如上所引述的日本专利申请231188/1991或238713/1991所叙述条件下，利用激光退火使源/漏区再结晶。利用rf等离子体辅助CVD从氧化硅形成夹层绝缘器55。在该绝缘器中形成多个孔以允许生成电极。铝互连部分56-58形成，以最终完成一个器件。
在该例中，由于激光退火是一种很有效的方法，所以不仅是处于结晶硅状态下的膜45和47，而且处于非晶硅状态下的膜44和46都是利用激光退火使之结晶。其结果如图4(C)所示，除了位于沟道之下的部分59和60以外，原来的非晶区44和46都被变换成了具有与源/漏区相同结晶的材料。从而使得源/漏区的厚度基本上与半导体岛区45和47基本相同。但是，从该图中可以看到，沟道的实际厚度大约是10nm，该厚度要小于源/漏区的厚度。因此，源/漏区的薄层电阻很小。另外，沟道厚度的减少相应地减少了截止电流，从而提供了极为优良的特性。
图4(A)-(C)示出了用于制造一种CMOS电路的顺序步骤，这种电路用于与液晶显示相关的驱动电路中。同样地，在同一块基底的有源矩阵上形成PMOS器件。TFTs即以这种方式构成。这些TFTs的沟道长度为5μm，宽度为20μm。当源/漏电压为1v时，来自NMOS器件的漏电流约为100PA，且来自PMOS器件的漏电流约为1PA。按照这种方式，PMOS器件的截止电阻是NMOS器件截止电阻的100倍。当栅极电压为+8v(在PMOS情况下为-8v)且TFTs处于导通状态下时，一个10μA的电流和一个100nA的电流分别通过NMOS和PMOS器件。由于在PMOS器件情况下，阈值电压向负方向偏移，所以来自PMOS器件的漏极电流要比来自NMOS器件的漏极电流小得多。借此，当该PMOS器件的栅极电压被置于-12v时，漏极电流为1μA。就是说，在传输栅极使用这些TFTs制造的场合，施加给这些PTFTs的电位将向负方向偏移。有源矩阵PMOSTFTs的尺寸是这样设置的，其沟道长度为5μm，其宽度为10μm。当用作有源矩阵的PMOS器件的TFTs的栅极电压从0v变到-12v时，漏极电流增加166倍。因此，在TFTs被应用于显示装置的场合，不会出现什么问题。若需要较宽的变化范围，可以将两个PMOS TFTs相互串联在一起，以形成一个所谓的双栅极结构。在这种情况下，在截止状态下，这些TFTs的电阻率将在其幅值上增加一个数量级。但是在导通状态下，这些TFTs的电阻率将仅仅增加不足两倍。最后，漏极电流变化107倍。若采用三级TFTs相互串联，那么漏极电流将会进一步增加其幅值的一个数量级。
例2图5(A)-(E)示出了依据本发明为制造NMOS和PMOS器件所执行的顺序步骤。在这个例2中，TFTs是通过高温处理制造的。首先，利用低压CVD在一个石英的绝缘基底61上形成一个厚度为100-500nm、最好是150-200nm的未掺杂多晶硅膜。绝缘基底61的宽度为105mm、长为105mm，厚度为1.1mm。随后，在干燥、高温含氧环境中，在850-1100℃、最好是950-1050℃温度范围内使多晶硅膜氧化。按这种方式，一个氧化硅膜62形成于该绝缘基底上(图5(A))。
利用等离子辅助CVD或低压CVD由乙硅烷形成厚度为100-1000nm、最好是350-700nm的非晶硅膜。基底温度为350-450℃。该薄层在550-650℃、最好是580-620℃温度范围内经长时间的退火，从而使该膜片结晶化。该薄层经刻图，以形成NMOS区63a和PMOS区63b，如图5(B)所示。
然后，在干燥、高温含氧环境中使硅区63a和63b的表面氧化，以在该硅区表面上形成厚度为50-150nm、最好是50-70nm的氧化硅膜64，如图5(C)所示。在与该氧化硅膜62情况相同的条件下完成氧化过程。
随后，厚度为200-500nm，最好是350-400nm并利用浓度为1019-2×1020原子/厘米3、例如是8×109原子/厘米3的磷离子掺杂形成硅膜，刻成如图5(D)所示的图形，从而形成NMOS器件的多个栅极65a和PMOS器件的多个栅极65b。随后借助于离子注入在NMOS和PMOS器件中形成掺杂区66和67。
这些掺杂区的底部没有到达下伏氧化硅膜62，就是说，在下伏氧化膜和该硅膜之间的界面处形成大量的局部陷阱。随后，靠近下伏氧化膜的硅膜的这些部分将呈现某些导电类型，通常是N-型。若掺杂区接近这些硅膜部分，那么将产生漏电流，在这个例2中，为了防止这种漏电流，在每个掺杂区的底部和下伏氧化膜62之间形成50-200nm的间隔。
在当前的这个例子中，离子是通过硅氧化膜64注入的。为了更精确地控制掺杂区的深度，可以除去硅氧化膜64而执行热扩散。
在形成掺杂区以后，通过热退火恢复掺杂区的结晶。然后，以与制造TFTs的一般步骤相同的方式形成硼-磷硅玻璃的夹层绝缘器68。利用回流技术使其表面平化，形成接触孔以及金属互联69-71。
利用通过上述步骤所制造的TFTs，可以制造每个单元都由晶体管组成的16K位DRAM。这些TFTs的沟道长度为2μm，宽度为10μm。当源/漏电压为1V时，来自NMOS器件的漏电流约为10PA。在相同情况下，来自PMOS器件的漏电流约为0.1PA。存贮元件包括多个其沟道长度为2μm、宽度为2μm的PMOS器件。存贮元件电容器的电容为0.5PF。最大的刷新间隔为5秒。在这种方式下，可以长时间地保存信息。之所以能做到这一点，实际上是因为处于截止状态下的PMOS器件的电阻高达5×1013欧姆。可以采用由上述步骤所制造的NMOS和PMOS器件的CMOS器件来制造外围电路。由于DKAM就是以这种方式建置于绝缘基底上的，所以可以具有很高的工作速度。读/写操作可达到每位100ns。
本发明可以提高一个动态电路以及使用这种动态电路的装置的可靠性和性能。在液晶显示器的有源矩阵中使用现有技术多晶硅TFTs的场合，导通状态下的漏极电流与截止状态下的漏极电流之比是低的，并且在实际使用这些TFTs时会出现各种困难。我们认为，本发明几乎成功地解决了这些问题。另外，如例2所述的绝缘基底上的半导体电路具有如下优点，即它能以很高的速度进行工作。很明显，在用于构成单晶三维半导体电路的TFTs中，可以类似的效用实施本发明。
例如，可以按单晶半导体的半导体电路来构成外围逻辑电路，经由夹层绝缘器在该逻辑电路上方形成TFTs。按这种方式能够形成存贮元件。在这种情况下，存贮元件包括使用PMOSTFTs的DRAM电路。它们的驱动电路是由在单晶半导体电路中形成的CMOS器件建立的。如果将这种电路用作微处理器，这些存贮元件位于第二层，从而它所占用的区域能够被节省出来。由此可见，我们认为本发明具有极大的工业价值。
权利要求
1.一种电子器件，包括由至少一个n-型晶体管组成的晶体管元件；一个P-型晶体管；和一个电容器；其中所述的晶体管元件、所述的P-型晶体管和所述的电容器彼此相互串联连接。
2.根据权利要求1的器件，其中，所述P-型晶体管的源极和漏极之一与所述n-型晶体管的源极和漏极之一相连接。
3.一种电子器件，包括一个基底;一个在所述基底上提供的数据线;一个在所述基底上提供的栅极线;一个在所述基底上提供的象素电极;在所述基底上提供的P-型晶体管，通过其源极区和漏极区之一与所述象素电极相连，并通过其源极和漏极区的另一个与所述数据线相连，还通过其栅极和所述栅极线相联;和在所述象素电极和透明导电膜之间提供电光调制层。
4.根据权利要求3的器件，其中，在所述P-型晶体管中的源和漏区之间提供的区域包含有浓度为1017原子/厘米3或更少的P-型杂质。
5.根据权利要求3的器件，其中，在源和漏区之间所提供的区域包含有半非晶半导体。
6.根据权利要求3的器件，其中，在源和漏区之间所提供的区域包括第一层，该层包括从一组由单晶半导体，多晶半导体和半非晶半导体组成的半导体中选择出的半导体，还包括位于所述第一层之下的第二层，该层包括与所述第一层的材料相同的非晶半导体。
7.根据权利要求3的器件，其中，在源和漏区之间所提供的区域包括第一层，该层包括从由单晶硅，多晶硅和半非晶硅组成的一组中选择出的半导体，还包括位于所述第一层之下并包括非晶硅的第二层。
8.根据权利要求3的器件，还包括至少一个n-型晶体管，其中，所述至少一个n-型晶体管中的每一个与相应的P-型晶体管相串联，且所述至少一个n-型晶体管中每一个的源和漏极之一与相应P-型晶体管的源和漏极之一相连接。
9.根据权利要求3的器件，还包括一个与所述P-型晶体管串联的n-型晶体管。
10.根据权利要求3的器件，还包括与所述P-型晶体管并联的另一个P-型晶体管。
11.根据权利要求3的器件，其中，所述的P-型晶体管用作开关装置。
12.一种电子器件，包括一个有源矩阵电路，它包括在一个绝缘基底上所提供的一个P-型薄膜晶体管;和围绕所述有源矩阵电路所提供的外围电路，它包括在所述绝缘基底上提供的n-型和P-型薄膜晶体管。
13.根据权利要求12的器件，其中，所述有源矩阵电路的每一个所述P-型晶体管的活性区和所述外围电路的所述n-型和P-型晶体管都含有浓度为1017原子/厘米3或更少的P-型杂质。
14.根据权利要求12的器件，其中，所述有源矩阵电路的每个所述P-型晶体管及所述外围电路的所述n-型和P-型晶体管的活性区包括半非晶半导体。
15.根据权利要求12的器件，其中，所述有源矩阵电路的每一个所述P-型晶体管和所述外围电路的所述n-型和P-型晶体管都包括有第一层，该层包括从一组由单晶半导体、多晶半导体和半非晶半导体组成的半导体中选择出的半导体，同时上述活性区还包括位于第一层之下并包括与所述第一层相同材料的非晶半导体的第二层。
16.根据权利要求12的器件，其中，所述外围电路包括含有互补晶体管的反相器电路。
17.根据权利要求12的器件，其中，所述外围电路包括传输栅互补晶体管。
18.一种电子器件，包括一个绝缘基底;一个在所述绝缘基底上提供的P-型薄膜晶体管，该晶体管的栅极联接到一位线上，通过源和漏区之一接到位线上;一个电容器，与所述P-型薄膜晶体管的源和漏区中的另一个相联;和一个围绕P-型薄膜晶体管所提供的外围电路，它包括在所述绝缘基底上提供的n-型和P-型薄膜晶体管。
19.根据权利要求18的器件，还包括一个在所述源和漏区之下的所述绝缘基底上提供的氧化膜，其中，所述氧化膜离开所述的源和漏区。
20.根据权利要求19的器件，其中，所述氧化膜与所述源和漏区相距50-200nm。
21.一种电子电件，包括在一个绝缘基底上提供的有源矩阵电路，该电路包括一个具有栅极和阳极氧化层的P-型薄膜晶体管，所述氧化层包括所述栅极材料的氧化层，并且被提供于所述栅极的表面之上;和围绕所述有源矩阵电路所提供的外围电路，该电路包括在所述绝缘基底上提供的一个n-型和P-型互补薄膜晶体管对。
全文摘要
一个适用于动态激活光电显示器的电路是由薄膜绝缘栅半导体器件构成的。这种器件包括仅产生少量漏电流的PMOSTFTS。除该动态电路以外，还构成了既包括NMOS又包括PMOS薄膜晶体管的CMOS电路，用以驱动该动态电路。
文档编号H01L21/00GK1086047SQ93107690
公开日1994年4月27日 申请日期1993年5月29日 优先权日1992年5月29日
发明者山崎舜平, 竹村保彦 申请人:株式会社半导体能源研究所