专利名称：非易失性半导体存储装置及其过写入补救方法
技术领域：
本发明涉及例如快速EEPROM，特别涉及可以补救其过写入的非易失性半导体存储装置及其过写入补救方法。
图20是展示NAND型快速存储器的单元构造的电路图。此NAND型快速存储器，由具有浮动门和控制门的MOS晶体管构成的存储单元M1—M16串联连接。此单元列的一端经由选择晶体管Q11连接到位线BL上，另一端经由选择晶体管Q12连接到共同信号源线S上。各晶体管被形成在同一信息源W上。各存储器单元M1—M16的控制门与代码线WL1—WL16连接，选择晶体管Q11的控制门与选择线SL1连接，选择晶体管Q12的控制门与选择线SL12连接。
NAND型快速存储器，通常将数据“1”被保持的状态叫“消除状态”，将数据“0”被保持的状态叫“写入状态”。保持数据“0”的存储器单元例如具有OV以上5V以下的阈值电压，保持数据“1”的存储器单元具有OV以下的阈值电压。另外，如图21(a)所示，使保持数据“1”的存储器单元的阈值电压向正方向换位，使之保持数据“0”的动作叫做“写入动作”，如图21(b)所示，使保持数据“0”的存储器单元的阈值电压向负方向换位，使之保持数据“1”的动作叫做“消除动作”。
图22展示了在读出，消除以及写入的各个动作时，加在存储器单元上的电压。例如，读出动作时，首先，位线BL被预先充电至5V电压，成为浮动状态。其后，在选择线SL1上加5V电压，在选择存储器单元的代码线WL上加0V电压，在非选择存储器单元的代码线WL上加5V电压，在选择线SL2上加5V电压，在信息源W上加0V电压，在共通信号源线S上加0V电压。于是，选择存储器单元以外的全部晶体管导通。当在选择存储器单元中，数据“0”被保持时，此存储的单元呈不导通状态，位线BL的电位为5V不变。另外，当选择存储器单元保持数据“1”的情况，由于此存储器单元呈导通状态，位线BL被放电，从而使电位降下。通过检出此位线的电位，读出数据。
另一方面，在消除动作时，位线BL开放、向选择线SL1施加0V电压，向存储器单元的代码线WL施加0V电压，向选择线SL2施加0V电压，向信息源W施加18V电压，并向共通信号源线S施加18V电压。于是，在浮动门和信息源之间，经由门绝缘膜流过隧道电流，阈值电压降至0V以下。
写入动作时，根据写入数据施加不同的电压。即，写入数据“0”的情况下，在位线BL上施加0V电压，在写入数据“1”的情况下，在位线上施加9V电压。在选择线SL1上施加11V，在选择存储器单元的代码线WL上施加18V，在非选择存储器单元的代码线WL上施加9V，在选择线SL2上施加0V，在信息源W上施加0V，在共通信号源线S上施加0V。其结果，从选择晶体管Q11至存储器单元M16的全部晶体管导通，位线成同电位。
因而，在位线BL上被旋加了0V的存储器单元，其通道的控制门之间的电压变成18V的高电压，靠隧道电流，此存储器单元的阈值电压向正方向转换。另外，在位线BL上被施加了9V电压的存储器单元，由于通道和控制门间只有9V电压，因而抑制了阈值电压向正方向的转换。把此9V电压叫写入禁止电压。
但是，非易失性半导体存储装置，由于是用隧道电流写入数据，因而写入速度对各存储器单元有离散性。因此，例如即使各存储器单元的写入时间相同，也有某存储器单元的阈值电压在0V以下5V以下的范围内，而另一存储器的阈值电压超过5V的情况。
如上所述，NAND型快速存储器在读出时，因在非选择存储器单元的代码线施加5V而导通，但某存储器单元的阈值电压一超过5V，此存储器单元就处于截止的原始状态。因而，因为由此存储器单元截断了电流通路，所以与此存储器单元串联的其余全部存储器单元都读不出数据。
因而，采用了循环如下的方法，即，将写入时间分成短时间区段，进行写入→核对→为再写入而进行数据设定→写入→核对→为再写入的数据设定…这一循环。同核对动作而使阈值电压提得很高的存储器单元，在下一个周期中，象不进行写入动作那样地设定写入数据。
即，如图23(a)所示，在第1个写入结束时，当作为写入对象的选择存储器单元MC的阈值电压为-1V的情况下，如图23(b)所示，进行再写入，阈值电压被限制在0V以上5V以下的范围内。这样一来，写入快的单元很快结束了写入动作，其后的阈值电压不上升。
但是，如图23(c)所示，也有个别的存储器单元，在1次写入动作中，选择存储器单元MC的阈值电压急速上升，超过了5V上限。这种情况下，虽然在核对动作中，正常地结束了写入动作，但如上所述，与此存储器单元串联连接的其它存储器单元的数据不能读出。这种现象，因为在反复进行写入，消除的情况下很少发生，因此靠试验筛选这种存储器单元是困难的。
本发明就是为了解决上述课题，其目的是提供一种即使在一次写入动作中发生了阈值电压超过规定值的过写入状态的存储器单元的情况下，也可以补救该存储器单元的非易失性半导体存储装置和其过写入补救方法。
本发明的非易失性半导体存储装置具备包含多个存储器单元的存储器阵列；连接前述存储器阵列的位线；闭锁为写入已选择的前述存储器单元的数据、以及从前述存储器单元读出的数据的闭锁电路，被连接在前述闭锁电路和前述位线间，当前述多个存储器单元中有过写入状态的存储器单元时，读出此存储器单元的数据，并复制在前述闭锁电路中，在消除前述存储器单元的数据后，将在前述闭锁电路中被复制的数据写入前述存储器单元的控制电路。
本发明的非易失性半导体存储装置的过写入补救方法具备在存储器单元处于数据过写入的情况下，读出该存储器单元的数据，复制在闭锁电路的程序；消除前述存储器单元的数据的程序；将复制在前述闭锁电路中的数据写入前述存储器单元的程序。
即，在过写入核实时，当过写入状态的存储器单元被检出的情况下，读出存储在存储器单元中的数据，将此读出的数据复制在闭锁电路中，由于写入单元的写入量很多，非写入单元不被写入数据，因此，写入数据被以和存储器单元写入开始时同样的状态，闭锁在闭锁电路中。其后，消降了写入状态的存储器单元的数据，接着，在消除了此数据的存储器单元中再次写入闭锁在闭锁电路中的数据。由此，就可以以正常的值设定过写入状态的存储器单元的阈值电压。
图1是展示本发明的实施例，是展示图3一部分的电路图。
图2是概略性地展示本发明实施例的构成图。
图3是展示图2主要部分的构成图。
图4是展示图1的写入动作的定时图。
图5是展示图1的写入核实动作的定时图。
图6是展示图1读出动作的定时图。
图7是展示图1消除核实动作的定时图。
图8展示了图1的动作，展示了为补救过写入单元的实施例的流程图。
图9展示了图1的过写入核实动作的定时图。
图10展示了图1的单元数据的复制动作的定时图。
图11展示了图1的动作，展示了为补救过写入单元的另一实施例的流程图。
图12是展示读出/闭锁电路的另一实施例主要部分的电路图。
图13是展示读出/闭锁电路的再一实施例的主要部分的电路图。
图14是展示读出/闭锁电路的又一实施例主要部分的电路图。
图15是图14写入动作的定时图。
图16是图14写入核实动作的定时图。
图17是图14过写入核动作的定时图。
图18是图14的单元数据的复制动作的定时图。
图19中的图19(a)展示了AND型快速存储器的单元构成的电路图，图19(b)展示了D1NOR型快速存储器的单元构成的电路图。
图20是展示NAND型快速存储器的单元构成的电路图。
图21是图20的电路动作图。
图22是为说明图20电路的各种动作的图。
图23是展示图20的电路的动作的电路图。
以下，参照
本发明的实施例。
图2展示使用NAND型快速存储器的非易失性半导体存储装置的总体的构成。非易失性半导体存储装置10由存储器单元阵列11、行译码器12、读出/闭锁电路13、列译码器14、列门15、升压电路16、控制电路17、I/O缓冲器18构成。
存储器单元阵列11是将多个NAND型存储器单元以矩阵状排列而成，纵向配置数千根位线BL，横向配置数千根代码线WL。行译码器12以从外部输入的地址为基础选择代码线。包含读出电路和数据的闭锁电路的读出/闭锁电路13连接在存储器单元阵列11的后述的位线及列门15上。列门15连接在列译码器14及I/O缓冲器18上。列译码器14经由I/O缓冲器18，根据从外部输入的地址控制列门15，选择位线及对应的读出/闭锁电路13。升压电路16提供写入动作和消除动作所需要的高电压。控制电路17控制写入动作、消除动作、读出动作、写入核对动作、后述的过写入核对动作、将存储在存储单元中的数据复制在闭锁电路中的单元数据复制动作、以及消除1页数据的1页数据消除动作等。另外，I/O缓冲器18承担与基片外部的接口。
图3是图2主要部分的电路图，与图2同样的部分付与同一符号。在图3中，NAND型快速存储器21—1～21—n连接在位线BL1上，NAND型快速存储器21—1～22—n连接在位线BL2上，NAND型快速存储器2n—1～2n—n连接在位线BLn上。各位线BL1、BL2—BLn的一端上分别连接有读出/闭锁电路(S/LT)13—1，13—2～13—n。各读出/闭锁电路13—1，13—2～13—n被从前述列门输出的行选择信号CS1，CS2—CSn选择。在各读出/闭锁电路13—1，13—2～13—n上连接有传送数据的数据线D、/D(/表示反转信号)、核实线VF的同时，被分别供给定时信号φ1、φ2、φ3、φ4。在前述核实线VF上传送表示核实结果的信号。
在前述各位线BL1，BL2—BLn的另一端，分别连接着P通道晶体管Q10的漏极。各晶体管Q10是向位线BL—BLn充电，电源VBL向各信号源供电，定时信号φ5供给各门。前述电源VBL在写入动作时为9V，除此以外为5V。由包含在前述控制电路17中的时钟脉冲发生器17—1生成前述各定时信号φ1—φ5。进而，在图3中，省略了代码线以及选择线。
图1是展示本发明的主要部分，是展示前述读出/闭锁电路的图。由于此读出/闭锁电路全部是同一构成，因此只对读出闭锁电路13—1的构成进行说明。
在前述数据线D、/D上分别连接着N通道晶体管Q7、Q8的电流通路的一端。这些晶体管Q7、Q8的电流通路的另一端，连接着构成闭锁电路LT的倒相器电路IN1、IN2。即，倒相电路IN1的输入端，以及倒相电路IN2的输出端与晶体管Q7的电流通路的另一端(节点A)连接，倒相器电路IN1的输出端，以及倒相器电路IN2的输入端与晶体管Q8的电流通路的另一端(节点B)连接。在前述节点A上连接有N通道晶体管Q1的电流通路的一端，在前述节点B上连接有N通道晶体管Q2的电流通路的一端。前述定时信号φ1、φ2分别供给这些晶体管Q1、Q2的门，晶体管Q1、Q2的电流通路的另一端相互连接到N通道晶体管Q3的电流通路的一端。此晶体管Q3的电流通路的另一端接地，门与前述位线BL1连接。
另外，在前述节点A上连接着N通道晶体管Q4的电流通路的一端。将前述定时信号φ4供给此晶体管Q4的门，电流通路的另一端与前述位线BL1连接。再有，在前述节点B上连接着N通道晶体管Q5的门。此晶体管Q5的电流通路的一端与前述核实线VF连接，另一端与N通道晶体管Q6的电流通路的一端连接。将前述定时信号φ3供给晶体管Q6的门，而电流通路的另一端接地。再有，晶体管Q6及定时信号φ3可以省略。
在前述位线BL1上连接着NAND型快速存储器12—1…。快速存储器21—1的各存储器单元MC1、MC2、MCn，用代码线WL1—WLn连接在与其它位线连接的存储器单元上，各选择晶体管ST1、ST2用选择线SL1、SL2连接在与其它位线连接的选择晶体管上。进而，用1条代码线同时选择的多个存储器单元构成1页。
参照图4至图9说明在上述构成中，读出/闭锁电路13—1的动作。
图4展示了在存储器单元中写入数据的动作。写入动作首先在闭锁电路LT上闭锁写入数据。在存储器单元上写入数据的情况下，闭锁电路LT的节点A被设定成虚线表示的低电平，节点B被设定成高电平。即，用列选择信号CS1使晶体管Q7、Q8导通，经由数据线D、/D将闭锁电路LT的节点A设定成低电平，将节点B设定成高电平。此后，用定时信号φ4使晶全管Q4导通，经由位线BL1，在已被选择的存储器单元中写入数据。与存储器单元对应的数据写入动作与在先有技术中说明动作相同。在存储器单元中能充分写完数据的情况下，此存储器单元的阈值电压上升，此存储器单元截止。
图5展示了核实数据的写入状态的写入核实动作。在这种情况下，首先，位线BL1被图3所示的晶体管Q10预充电，此后，选择的存储器单元的代码线的电位被提升至核实电平(0.5V)。当在被选择后的存储器单元上写入数据，阈值电压变得充分高时，由于该存储器单元变成截止状态，因而位线BL1如实现所示那样地保持充电电位。但是，当未充分写入数据时，由于存储器单元变成导通状态，因而位线BL1的电荷被放电，如虚线所示那样，电位下降。
在如此选择了存储器单元后，由定时信号φ2使晶体管Q2导通。于是，当未充分写入数据，位线BL1的电位低的情况下，因为晶体管Q3截止，所以闭锁电路LT的节点B变成用实线表示的高电平，节点A变成低电平。即，当存储器单元未被充分写入数据的情况下，闭锁电路LT的状态处于写入开始时的原有状态而不改变。这时，晶体管Q5导通，当靠定时信号φ3而使晶体管Q6导通时，核实线VF变成低电平。当核实线VF是低电平的情况下，用保持在闭锁电路LT中的写入数据，再次执行前述的写入动作。
另一方面，当数据被充分写入存储器单元，位线BL1的电位为高电位时，晶全管Q3导通，闭锁电路LT的状态改变。即，闭锁电路LT的节点B如虚线所示那样变成低电平，节点A变成高电平，晶体管Q5截止。因此，核实线VF变成高电平，写入动作结束。
图6展示了数据读出动作。在读出存储器单元的数据的情况下，首先，如前述那样使位线BL1预充电，其后，靠定时信号φ1使晶体管Q1导通，使闭锁电路LT复位。接着，使代码线升压，选择存储单元。当在被选择的存储器单元上写入数据，阈值电压充分高时，由于该存储器单元变成截止状态，因此位线BL1保持充电电位。但是，在未被写入数据的情况下，由于存储器单元变成导通状态，因此位线BL1的电荷被放电，电位降下。
在此状态中，用定时信号φ2使晶体管Q2导通，于是，当存储器单元未被写入数据，位线BL1的电位是低电位的情况下，由于晶体管Q3处于截止状态，因此闭锁电路LT的节点B如虚线所示那样成为高电平，节点A为低电平。另外，当存储器单元正在被写入数据时，由于晶体管Q3导通，因此，闭锁电路LT的节点B如实线所示那样反转成低电平，节点A反转成高电平。在该闭锁电路LT读出的数据，经由晶体管Q7、Q8传送至数据线D、/D。
消除动作的与用图20、图22说明的相同。即，各位线放升，在选择线SL1上施加0V，在存储器单元的代码线WL上施加0V，在选择线SL2上施加0V，在信息源W上施加18V，并在共通信号源线上施加18V。于是，在浮动门和信息源间经由绝缘膜流过隧道电流，各存储器单元的阈值电压降至0V以下。
图7展示的是消除核实动作。这种情况下，首先，如前所述那样使位线BL1预充电，此后，用定时信号φ2使晶体管Q2导通，由此使闭锁电路复位。接着，使代码线升压，选择存储器单元，用定时信号φ1使晶体管Q1导通，读出位线的电位。其结果，在可以消除的情况下，位线BL1的电位降低，闭锁电路LT的节点B如实线所示成为低电平。另外，在不充消除的情况下，位线BL1的电位不降低，闭锁电路LT的节点B如虚线所示成为高电平。节点B为高电平的情况下，晶体管Q5导通。因此，当由定时信号φ3使晶体管Q6变成导通状态时，核实线VF的电位降下。消除不充分的存储器单元即使是一个的情况下，也执行前述消除动作。
图8展示的是图1的动作，是展示补救过写入状态的存储器单元的动作的一实施例。在此实施例中，在前述的写入动作(ST1)后，进行写入核写动作(ST2)，其结果，在写入正常结束的情况下，进行过写入核实动作(ST3)，以核实阈值电压超过5V的存储器单元。其结果，在没有过写入状态的存储器单元的情况下，一系列的写入动作结束。
另一方面，当有过写入状态的存储器单元的情况下，存储在过写入状态的存储器单元中的数据被复制在闭锁电路LT(ST4)中，包含此过写入状态的存储器单元的1页数据被消除(ST5)。此后，进行再次写入动作以及写入核实动作(ST1，ST2)，复制在前述闭锁电路LT中的数据被写入消除了前述数据的存储器单元。
图9展示了前述过写入核实动作。在过写入核实动作中，与图5所示的写入核实动作相同，首先，位线BL1被预充电，此后，选择存储器单元的代码线的电位被提升至比通常读出时高的核实电平。当被选择的存储器单元是过写入状态的情况下，由于该存储器单元成为截止状态，因此，位线BL1保持充电电位。但是，当数据正在被正常写入的情况下，或数据未被写入的情况下，由于存储器单元处于导通状态，因此，位线BL1的电荷被放电，电位降下。此后，用定时信号φ1使晶体管Q1导通。于是，在数据正在被正常写入的情况下，或数据未被写入，位线BL1是低电位的情况下，晶体管Q3变成截止状态，闭锁电路LT的节点A变成高电位，节点B变成低电位。这种情况下，晶体管Q5处于截止状态，当由定时信号φ3使晶体管Q6导通时，核实线VF变成高电位。因而，写入动作结束。
另一方面，当有过写入状态的存储器单元的情况下，由于位线BL1的电位高电平，所以晶体管Q3成为导通状态。因此，当定时信号φ1使晶体管Q1导通时，闭锁电路LT的节点A成为低电平，节点B成为高电平。这种情况下，因为晶体管Q5导通，当用定时信号φ3使晶体管Q6导通的情况下，核对线VF成为低电平。这样一来，在核对线VF为低电平时，控制部17确认过写入状态的存储器单元存在，因而执行存储在存储器单元上的数据复制动作(ST4)。
图10是展示数据的复制动作。此复制动作与前述的读出动作相同，首先，位线BL1被预充电，其后，向存储器单元提供通常的读出偏压。即，选择代码被置于低电平(0V)，非选择代码线被置于高电平(5V)。此后，用定时信号φ1使晶体管Q1导通。于是，当数据未被写入，位线BL1是低电位时，晶体管Q3成为截止状态，闭锁电路LT的节点A如虚线所示成为高电平，节点B成为低电平。
另一方面，当数据正在被正常写入的情况下，或存在过写入状态的存储器单元的情况下，因为位线BL1的电位是高电平，所以晶体管Q3导通。因此，当用定时信号φ1使晶体管Q1一导通，闭锁电路LT的节点A成为低电位，节点B成为高电位。即，在与应写入数据的存储器单元连接的闭锁电路LT的节点A上写入数据被闭锁，而在与未写入数据的存储器单元连接的闭锁电路LT上不闭锁写入数据。
如上所述，在将各存储器单元的数据复制在闭锁电路LT上后，与选择代码线连接的1页数据被消除。即，只将选择代码线设为低电平(0V)，而将其它的全部代码线设置成与存储器单元的信息源同电位，从而消除1页数据。消除时间例如是1ms。此后，使用闭锁在前述闭锁电路LT上的数据，进行前述的写入动作，以及写入核实动作，由此就可以在各存储器单元上正常地写入数据。
如果根据上述实施例，则在根据写入核实动作知写入已正常结束的情况下，根据过写入核实动作检测过写入状态的存储器单元，其结果，在过写入状态被检出的情况下，在闭锁电路LT上复制被写入在存储器单元上的数据，而后，消除1页存储器单元的数据，用复制在闭锁电路LT上的数据，再次写入数据。因而，不需经数据线设定写入数据，就可以将过写入状态的存储器单元的阈值电压设定成正常的阈值电压。
而且，在1次写入动作中，即使存在超越规定的阈值电压的存储器单元，也因准确地检出该存储器单元，而可以设定正常的阈值电压。因此，可以提高非易失性半导体存储装置的可靠性。
另外，通过切换供给晶体管Q1、Q2、Q3的定时信号φ1、φ2、φ4，就可使用一个闭锁电路作为写入数据的闭锁手段、读出数据的闭锁手段、写入核实和过写入核实时的数据闭锁手段、数据的复制手段。因此，可以使电路构成简单。
进而，在消除核实结束了的状态中，当数据未能充分写入存储器单元的情况下，闭锁在闭锁电路LT中的数据，保持写入时的状态不变。因此，其后在进行写入动作时，具有不需要经由数据线固定数据的优点。
另外，读出/闭锁电路，因为无电流贯通路径，因而可以降低电力消耗，同时不改变位线的电位。
图11是展示补救过写入状态的存储器单元的动作的另一实施例，与图8相同的部分标有同一符号。
在图8所示的实施例的情况下，在将各存储器单元的数据复制在各闭锁电路中后，完全消除1页数据，此后，进行写入动作，将复制在各闭锁电路上的数据写入各存储器单元。与此相反，本实施例在将各存储器单元的数据复制在各闭锁电路后(ST4)，经微地消除1页数据(ST6)。即，只将选择代码线设成低电平(0V)，将其它全部代码线设置成与存储器单元的信息源同电位，使消除时间比前述实施例的1ms更短。这样一来，在轻微消除1页数据后，进行前述写入核实动作(ST2)。其结果，在有过分消除的存储器单元的情况下，进行写入动作(ST1)，将复制在前述闭锁电路LT上的数据写入存储器单元。
另外，前述写入核实动作(ST2)的结果，当写入结果良好的情况，至过写入核实结果良好为止，再次反复执行过写入核实动作(ST3)、数据的复制动作(ST4)，轻的消除动作(ST6)。
根据此实施例也能得到和前述实施例相同的效果。而且，如果根据此实施例，由于可以缩短消除时间，所以可以缩短补救过写入状态的存储器单元的时间。
图12、图13展示了读出/闭锁电路的另一实施例，与图1相同的部分标有相同符号，只对不同部分进行说明。
在图12中，晶体管Q1的电流通路的另一端经由晶体管Q31接地。晶体管Q31的门与晶体管Q3的门一同和位线BL1连接。在图13中，晶体管Q1的电流通路的一端代替节点A，与节点B连接。
图12、图13所示的读出/闭锁电路，具有以下共同的作用。
(a)晶体管Q1与图1同样地将存储在闭锁电路LT的节点A上的数据传送到位线。
(b)在位线BL1为高电位的情况下，将节点A设定成低电位。即，位线BL1为高电位的情况下，在图12中，晶体管Q3、Q31成为导通状态。在此状态中，由于晶体管Q1导通，节点A成为低电平。另外，在图13中，由于使晶体管Q1导通，因而作为倒相器电路IN2的输出端的节点A成为低电平。
(c)在位线BL1为高电平的情况下，将节点B设定成低电平。即，在图12、图13中，在位线BL1为高电平的情况下，因为晶体管Q3、Q31为导通状态，所以由于使晶体管Q2导通，使节点B成为低电平。
使用图12、图13所示的读出/闭锁电路，也可以得到与图1相同的效果。
图14展示了读出/闭锁电路的另一实施例。图14所示的电路，适用于多个存储器单元与位线并联连接的这种类型的存储器。这样的存储器由于存储器单元与位线是并联连接的，因此当存储器单元的阈值电压比非选择代码线的低，例如低于0V时，其它的存储器单元的读出就变得困难了。图14展示了将此电路应用于NOR型快速存储器的情况，而如果满足此条件，此电路也可以是用于图19(a)所示的AND型快速存储器190、以及图19(b)所示的DINOR(DividedNOR)型快速存储器191。
图14所示的电路，是将图12所示的电路的N通道晶体管Q1—Q3，以及Q31用P通道晶体管Q41、Q42、Q43、Q44构成。前述晶体管Q43、Q44的门连接在位线BL1上，在此位线BL1上连接着存储器单元MC1′，MC2′—MCn′的各漏极。存储器单元MC1′，MC2′—MCn′的各信号源线连接在一起。前述晶体管Q43、Q44各信号源线与电源Vcc连接，各漏极分别与晶体管Q42、Q41的信号源线连接。晶体管Q41、Q42的各漏极分别与前述节点A、节点B连接，晶体管Q41、Q42的各门被分别提供定时信号φ1、φ2。另外，也可以省略晶体管Q44，将晶体管Q41的信号源线连接到晶体管Q43的漏极上。
在上述构成中，说明有关动作。图15展示了将数据写入存储器单元的动作。写入动作首先将写入数据闭锁在闭锁电路LT中，当在存储器单元中写入数据的情况下，闭锁电路LT的节点A如虚线所示那样被设定成高电平，节点B被设定成低电平。与非写入的位线连接的闭锁电路，如实线所示，节点A被设定成低电位，节点B被设定成高电位。此后，用定时信号φ4使晶体管Q4导通，经位线BL1将数据写入已被选择的存储器单元。这时，选择的存储器的代码线被设定成—9V，非选择的存储器单元的代码线的电压被设定成0V。当数据被充分写入存储器单元的情况下，其存储器单元的阈值电压下降。
图16展示了核实数据写入状态的写入核实动作。这种情况下，首先，使位线BL1预充电，其后，使选择的存储器单元的代码线电位上升至核实电平，例如1.5V。非选择的存储器单元的代码线的电位是0V。当将数据写入已被选择的存储单元，阈值电压降低时，由于该存储器单元成为导通状态，因而位线BL1如虚线所示被放电。但是，当数据未被充分写入的情况下，由于存储器单元成为了截止状态，因而位线BL1不被放电，如实线所示电位被保持。此后，用定时信号φ2使晶体管Q42导通。于是，当数据被充分写入，位线BL1的电位低的情况下，闭锁电路LT的节点A、B的状态反转。即，由于晶体管Q43与位线BL1的电位相应地导通，因而闭锁电路LT的节点B如虚线所示成为高电平，节点A成为低电平。因此，核实线VF成为低电平，写入动作结束。另外，当数据未被充分写入存储器单元的情况下，闭锁电路LT的状态处于写入时的状态不变。这种情况下，核实线成为高电平，用保持在闭锁电路LT中的写入数据，再次执行前述的写入动作。
图17展示了过写入核实动作。在过写入核实动作中，将全部代码线的电位设定成0V的非选择电平，或者，设定成0.5V的核实电平，使位线BL1预充电。在存储器单元存在过写入状态的情况下，由于该存储器单元成导通状态，所以位线BL1被放电，电位成为低电平。此后，用定时信号φ1使晶体管Q41导通。当过写入状态的存储器单元存在的情况下，由于位线BL1的电位是低电平，所以晶体管Q44成为导通状态。因此，闭锁电路LT的节点A成为高电平，节点B成为低电平。这种情况下，由于如图1所示的晶体管Q5截止，因而当用定时信号φ3使晶体管Q6导通的情况下，核实线VF成为高电平。这样，当核实线VF为高电平的情况下，控制部分17确认存在过写入状态的存储器单元，执行存储在存储器单元中的数据的复制动作。
图18展示了数据的复制动作。在此复制动作中，首先，使位线BL1预充电，代码线WL被设定成通常的读出电位，此后，用定时信号φ1使晶体管Q41导通。当存储器单元为写入状态时，由于位线BL1的电位是低电平，因而晶体管Q44导通，闭锁电路LT的节点A成为高电平，节点B成为低电平。另外，当存储器单元为非写入状态时，由于位线BL1是高电平，因而晶体管Q44截止，闭锁电路LT的节点A成为低电平，节点B成为高电平。这样一来，在存储器单元的数据被复制在闭锁电路LT后，消除存储器单元的数据。接着，在此消除了数据的存储器单元上，再次写入被复制在闭锁电路LT上的数据。
即使用本实施例也能得到与图1、图12、图13所示的实施例同样的效果。
另外，在本申请的权利要求的各构成要素上标注的图面参照符号，只是为了便于理解本发明，并没有将本发明的技术范围限定在图面所示的实施例上的意图。
如以上详细叙述的那样，如果根据本发明，就可以提供即使在1次写入动作中发生了阈值电压超过了所规定的值的过写入状态的存储器，也可补救该存储器单元的非易失性半导体存储装置和其过写入补救方法。
权利要求
1.一种非易失性半导体存储装置，其特征在于，它包括包含多个存储器单元的存储器单元阵列(11)；连接前述存储器单元阵列的位线(BL，BL1—BLn)；闭锁为了写入被选定的前述存储器单元的数据，以及从前述存储器单元读出的数据的闭锁电路(13，13—1—13n)；连接在前述闭锁电路和前述位线之间，当在多个前述存储器单元中有过写入状态的存储器单元的情况下，读出该存储器单元的数据，复制在前述闭锁电路中，当消除前述存储器单元的数据后，将复制在前述闭锁电路中的数据写入前述存储器单元的控制电路(17)。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于前述存储器单元阵列，构成用多个前述存储器单元的各电流通路串联连接的NAND型存储器单元(21—1，～21—n…2n—1，～2n—n)，此NAND型存储器单元的一端与前述位线连接着。
3.如权利要求1所述的非易失性半导体存储装置，其特征在于前述存储器单元在数据写入时，有选择地提高阈值电压，消除时一同降低阈值电压。
4.如权利要求1所述的非易失性半导体存储装置，其特征在于前述多个存储器单元的各电流通路在位线上并联连接，前述存储器单元在数据写入时，有选择地降低阈值电压，在消除时一同提高阀值电压。
5.如权利要求4所述的非易失性半导体存储装置，其特征在于前述多个存储器单元，构成NOR型存储器单元(MC1′—MCn′)。
6.如权利要求4所述的非易失性半导体存储装置，其特征在于前述多个存储器单元，构成AND型存储器单元(190)。
7.如权利要求4所述的非易失性半导体存储装置，其特征在于前述多个存储器单元，构成DINOR型存储器单元。
8.如权利要求1所述的非易失性半导体存储装置，其特征在于进一步具备消除1页数据的消除手段。
9.如权利要求8所述的非易失性半导体存储装置，其特征在于前述消除手段，对于1页数据，如果将过写入的存储器单元的阈值电压设定成正常写入完的存储器单元的阈值电压，就可以进行充分的消除动作。
10.一种非易失性半导体存储装置，其特征在于，它包括由电流通路串联连接的多个存储器单元构成的存储器单元阵列(21—1，～21—…2n—1，～2n—n)；与此存储器阵列的一端连接的位线(BL)；具有第1、第2节点，在第1节点上存储写入数据的闭锁电路；电流通路的一端连接在前述第1节点上，电流通路的另一端连接在前述位线上，与供给门的第1定时信号相对应地将前述第1节点上存储的数据供给在前述存储器单元阵列中选出的存储器单元的第1晶体管(Q4)；门连接在前述位线上，与前述位线的电位相对应地控制导通状态的第2晶体管(Q3)；电流通路的一端连接在前述第2节点上，电流通路的另一端连接在前述第2晶体管的电流通路的一端，在验证写入后的数据的写入核实时，与供给门的第2定时信号相对应地向第2节点传送前述位线的电位的第3晶体管(Q2)；电流通路的一端与前述第1节点连接，电流通路的另一端与前述第2晶全管的电流通路的一端连接，在验证过写入状态的存储器单元的过写入核实时，以及在数据读出时，与供给门的第3定时信号相对应地传送前述位线的电位至前述第1节点的第4晶体管Q1。
11.如权利要求10所述的非易失性半导体存储装置，其特征在于进而具有门与前述位线连接，电流通路的一端与前述第4晶体管的电流通路的另一端连接的第5晶体管(Q31)。
12.如权利要求10所述的非易失性半导体存储装置，其特征在于进一步具有门与前述第2节点连接，电流通路的一端与核实线(VF)连接，在前述写入核实时，以及过写入核实时，与存储在前述第2节点的数据相应地控制导通状态的第6晶体管。
13.如权利要求10所述的非易失性半导体存储装置，其特征在于前述第4晶体管的电流通路的一端，与前述第2节点连接。
14.如权利要求10所述的非易失性半导体存储装置，其特征在于进一步具有在前述写入核实时，向选择出的存储器单元的门供给第1电压，并从该存储器单元读出数据的同时，发生前述第2定时信号的写入核实手段。
15.如权利要求14所述的非易失性半导体存储装置，其特征在于进一步具有在前述写入核实手段的核实结果为正常情况时，向选择出的存储器单元的门提供与前述第1电压不同的第2电压，从该存储器单元读出数据的同时，发生前述第2定时信号的过写入核实手段。
16.如权利要求15所述的非易失性半导体存储装置，其特征在于进一步具有在用前述过写入核实手段检出了过写入状态的存储器单元的情况下，在从选择出的存储器单元读出数据的同时，发生前述第3定时信号，使前述第4晶体管导通，将从前述存储器单元读出的数据复制在闭锁电路上的复制手段。
17.如权利要求16所述的非易失性半导体存储装置，其特征在于进一步具有消降由前述复制手段将数据复制在闭锁电路后的存储器的数据的消除手段。
18.如权利要求17所述的非易失性半导体存储装置，其特征在于进一步具有发生前述第1定时信号，并供给前述第1晶体管的门，经由前述第1晶体管；将复制在前述闭锁电路上的数据写入到用前述消除手段消除了数据后的存储器单元中的写入手段。
19.如权利要求18所述的非易失性半导体存储装置，其特征在于，前述消除手段，消除1页数据。
20.如权利要求18所述的非易失性半导体存储装置，其特征在于前述消除手段，对于一页数据，如果将过写入的存储器单元的阈值电压设定成正常写入后的存储器单元的阈值电压，就进行充分的消除动作。
21.一种非易失性半导体存储装置，其特征在于，它包括电流通路的一端连接在位线上的多个存储器单元(MC1′—MCn′)；具有第1、第2节点，存储写入数据以及读出数据的闭锁电路；电流通路的一端与前述第1节点连接，电流通路的另一端与前述位线连接，与向门提供的第1定时信号相对应地将前述第1节点上存储的数据提供给被选出的前述存储器单元的第1导电型的第1晶体管(Q4)；门与前述位线连接，与前述位线相电位相对应地控制导通状态的第2导电型的第2晶体管(Q43)；电流通路的一端连接在前述第2节点上，电流通路的另一端连接在前述第2晶体管的电流通路的一端，在写入核实时，与提供给门的第2定时信号相对应地将前述位线电位传送至前述第2节点的第2导电型的第3晶体管(Q42)；电流通路的一端与前述第1节点连接，电流路的另一端与前述第2晶体管的电流通路的一端连接，在过写入核实时，以及数据的读出时，与供给门的第3定时信号相应地传送前述位线电位至前述第1节点的第1导电型的第4晶体管(Q41)。
22.如权利要求21所述的非易失性半导体存储装置，其特征在于，前述存储单元，在数据被写入后的情况下，阈值电压下降，当数据被消除后的情况下，阈值电压升高。
23.如权利要求21所述的非易失性半导体存储装置，其特征在于，向前述第2晶体管的电流通路的另一端提供电源电压。
24.如权利要求21所述的非易失性半导体存储装置，其特征在于，进一步具有门与前述位线连接，电流通路的一端与前述第4晶体管的电流通路的另一端连接，在电流通路的另一端上提供前述电源电压的第2导电型的第5晶体管(Q44)。
25.一种非易失性半导体存储装置，其特征在于，具有包含多个存储器单元的存储器单元阵列(11)；具有连接前述存储器单元阵列的位线(BL)；具有闭锁为在已选出的前述存储器单元上写入的数据，以及从前述存储器单元读出的数据的闭锁电路(13，13—1…13—n)；具有连接在前述闭锁电路和前述位线间，经由前述位线将闭锁在前述闭锁电路上的数据写入到选择出的存储器单元中的写入手段；具有向选择出的存储器单元的门提供第1电压，在前述位线上，从该存储器单元读出数据，根据检出前述位线的电位，检出在前述存储器单元上是否写入了数据的第1核实手段；具有当用前述第1核实手段判断出前述存储器单元上已写入数据的情况下，向选择出的存储器单元的门提供与前述第1电压不同的第2电压，并在前述位线上从前述存府器单元读出数据，通过检出前述位线的电位，检出过写入状态的存储器单元的第2核对手段；具有当用前述第2核对手段检出了过写入状态的存储器单元的情况下，在前述位线上读出在前述选出的存储器单元中的数据，将该读出的数据提供给前述闭锁电路闭锁的供给手段；具有消除前述被选出的存储器单元中的数据的消除手段；前述写入手段再次将由前述供给手段提供给前述闭锁电路的数据，写入到前述被选出的存储器单元中。
26.一种非易失性半导体存储装置的过写入补救方法，其特征在于，它包括如下步骤当在存储器单元上正在过写入数据时，读出该存储器单元的数据，复制在闭锁电路上的步骤；消降前述存储器单元中的数据的步骤；将复制在前述闭锁电路上的数据写入前述存储器单元的步骤。
27.如权利要求26所述的非易失性半导体存储装置的过写入补救方法，其特征在于具有向被选出的前述存储器单元的门提供第1电压，读出写入的数据，核实该读出的数据是否正常的写入核实步骤。
28.如权利要求26所述的非易失性半导体存储装置的过写入补救方法，其特征在于具有过写入核实步骤，即，在前述写入核实中，当核实结果正常的情况下，向前述存储器单元的门提供与前述第1电压不同的第2电压，从而从存储器单元读出数据，核实该读出的数据是否正常。
29.如权利要求26所述的非易失性半导体存储装置的过写入补救方法，其特征在于前述消除步骤，一并消除在一条代码线上连接的多个存储器单元的数据。
30.一种非易失性半导体存储器装置的过写入补救方法，其特征在于，它包括如下步骤当在存储器单元上正在过写入数据的情况下，读出该存储器单元的数据，复制在闭锁电路上的步骤；轻微地消除前述存储器单元的数据，将过写入的存储器单元的阈值电压设定成与正常写入时的存储器单元的阈值电压大致相等的步骤；向被选出的前述存储器单元的门提供第1电压，从而从存储器单元读出数据，核实该读出的数据是否正常的写入核实手段。
31.如权利要求30所述的非易失性半导体存储装置的过写入补救方法，其特征在于进一步具有过写入核实手段，即，在前述写入核实中，当核实结果正常时，向前述存储器单元的门提供与前述第1电压不同的第2电压，从而从存储器单元中读出数据，核实该读出的数据是否正常。
32.如权利要求30所述的非易失性半导体存储装置的过写入补救方法，其特征在于前述消除程序，将在一条代码线上连接的多个存储器单元的数据一并消除。
全文摘要
一种非易失性半导体存储装置及其过写入补救方法，在过写入核实时，当从已选出的存储器单元(MC1-MCn)读出数据，位线电位就相应于此数据而变化。若使晶体管(Q1)导通，则与位线(BL1)的数据相应地固定闭锁电路(LT)。根据该闭锁电路(LT)的状态，当有过写入状态的存储器单元的情况下，将选择出的存储器单元的数据闭锁在闭锁电路(LT)中，消去1页的数据。此后，用闭锁在闭锁电路(LT)中的数据，进行通常的写入动作。
文档编号H01L27/115GK1126373SQ9511737
公开日1996年7月10日 申请日期1995年9月29日 优先权日1994年9月30日
发明者今宫贤一, 中村宽 申请人:株式会社东芝