专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种一部分具有具一定高度的组件另一部分无该组件的半导体器件，以及这种半导体器件的制造方法，更具体地说，涉及一种层间绝缘膜在表面构形方面的结构，和这种层间绝缘膜的制造方法。
我们所知道的一部分具有具一定高度的组件另一部分无该组件的半导体器件的一个例子是以电容器堆作为存储单元的动态随机存取存储器(DRAM)。DRAM器件有这样的问题，即每个存储单元的电容随着器件集成度的增加和组件体积的减小而减小。解决这类问题的方法通常是提高各电容器下电极的高度，从而扩大表面积。然而，各电容器下电极的高度提高，会增大各存储单元与各外围电路之间的台阶，从而很难用光刻法在那些存储单元上进行金属互连。
LIS(大规模集成)平面化使用的方法，迄今周知的有一种是将BPSG(硼磷硅酸盐玻璃)回流的方法。虽然这种方法能改善局部平面化，但却不能减小DRAM器件中单元板与外周表面之间的一定台阶，因此，存储单元与外围电路之间的台阶很大的半导体器件具有这样的缺点光刻处理的精确度差，这是因为台阶大以致不能满足光刻聚焦边缘的要求。为对球面构形进行平面化，各种半导体器件制造工艺中最近采用了一种叫做CMP(化学机械抛光)的抛光法。
下面谈谈用CMP法制造出来的DRAM器件的一般结构和制造这种DRAM器件的方法。
附图的
图1(a)至图1(c)和图2示出了制造层叠或DRAM存储器的一般连续工序中存储器的片段剖面。
从图1(a)中可以看到，P型硅基片1的存储单元区上形成有具栅极2的n型MOS(金属氧化物半导体)晶体管，P型硅基片1的外围电路区上形成有CMOS(互补金属氧化物半导体)晶体管。MOS晶体管和CMOS晶体管的制造方法和常规半导体器件的制造方法同，因此下面不再说明。CMOS晶体管形成之后，在至此已形成的表面淀积约400nm厚的第一层间SiO2绝缘膜3。接着，用光刻法和干蚀刻法在存储单元的单元节点上形成一个电容接触孔4。这时，基片1外围电路区上的绝缘膜约400nm厚。接着，令多晶硅膜在层间绝缘膜3上长成约500nm的厚度，再将其制成下电容电极的形状。
这之后，将多晶规膜掺以磷以形成导电多晶硅的下电容电极5。接着用低压CVD(化学汽相淀积)法先后在下电容电极5上淀积电容绝缘膜6，在如此形成的表面上生长出约300nm厚的多晶硅膜。多晶硅膜掺以磷以形成n型多晶硅膜。
n型多晶硅膜用光刻法和干蚀刻法制成平板电极的形状。这时，存储单元区与外围电路区之间的台阶高度等于或大于800nm。
接着，如图1(b)中所示，用低压CVD法或者常压CVD法在如此形成的表面上长出约1.5μm厚的BPSG膜9，然后使其回流。
接着用CMP机抛光BPG膜9，直到存储单元电容电极上的BPSG剩下约400nm的厚度为止。现在，整个表面完全平面化，从而使存储单元区与外围电路区之间的任何台阶G基本上没有了。这时，外围电路区上的BPSG膜剩下约1.2μm的厚度，因而基片上绝缘膜的厚度约为1.6μm。
接着，如图2中所示，用光刻法和干蚀刻法在外围电路区的规定位置开直径约0.6μm的互连接触孔11。由于互连接触孔11深1.6μm左右，因而其深宽比约为2.7。接着，用溅射法淀积一层铝层，再用光刻法和干蚀刻法将其蚀刻成一定的形状，形成铝互连12。这样，DRAM器件就制成图2所示的样子。
附图3示出了DRAM器件在开出互连接触孔之前的另一种常规结构。在图3所示的常规结构的情况下，存储单元电容器形成之后，形成SiO2膜13，将电容器表面覆盖住，再在SiO2膜13上淀积BPSG膜9。SiO2膜13和BPSG膜9组成双层膜结构，用作第二层间绝缘膜10。BPSG膜9淀积成在约1.3μm的厚度之后用CMP加以平面化。
在图2所示的上述外围电路中，由于互连接触孔11的深度比非常大，铝台阶覆盖情况差，因而使接触电阻提高，从而在极坏的情况下可能会引起接触不良。若互连接触孔中形成有TiN、Ti之类的金属阻挡层，从而增加了接触电阻和连接处的漏泄。减小平板电极7上层间绝缘膜的厚度可以将上述缺点减少到一定的程度。然而，减小层间绝缘膜的厚度并不足以改善外围电路区中互连接触孔11的深度比，而且还会引起另一个问题，即降低存储单元区的电介质击穿电压。
即使当第二层间绝缘膜为图3所示的SiO2膜13和BPG膜9组成的双层膜结构时，若CMP加工出的绝缘膜是单层的，则存储单元区与外围电路区之间的台阶G在CMP加工之后也完全没有了。因此，图3所示的结构具有单元BPSG膜组成的层间绝缘同样的缺点。
对存储单元区与外围电路区之间有大台阶的半导体器件要其易于在存储单元区和外围电路区(主要是光刻的聚焦范围)进行金属互连方面和接触孔中金属互连的台阶覆盖面方面作出协调。因此，为高产率地生产高度可靠的半导体器件，必须使平面化和接触孔的深度达到最佳情况。
因此，本发明的目的是优化半导体器件的平面化和接触孔的深度。
按照本发明，本发明提供的半导体器件分为两部分，第一部分具有具一定高度的组件，第二部分没有具一定高度的组件，第一部分有一个层间绝缘膜，最上面的绝缘膜为第一层间膜，第二部分的层间绝缘膜由第一层间膜和第二层间膜组成，第二层间膜直接敷在第一层间膜上，其化学机械抛光率大于第一层间膜，第一部分层间绝缘膜的表面高于第二部分的层间绝缘膜。本发明还提供了制造半导体器件的一种方法，该方法包括下列工序；在第一部分具有具一定高度的组件、第二部分没有具一定高度的组件的半导体基片上形成第一层间膜；在第一层间膜上形成第二层间膜，第二层间膜的化学机械抛光率大于第一层间膜；用化学机械抛光法对第一和第二层间膜进行抛光，使第二层间膜完全从第一部分清除掉，第二层间膜部分留在第二部分上。
从下面参看附图所作的说明中可以清楚了解本发明的上述和其它目的、特点和优点。附图举例说明了本发明的一些最佳实施例。
图1(a)至图1(c)是一常规半导体器件一般制造过程的片段剖视图。
图2是用图1(a)至图1(c)所示的一般工艺制造出的常规半导体器件的片段剖视图。
图3是另一半导体器件的片段剖视图。
图4是本发明第一实施例半导体器件的片段剖视图。
图5(a)至图5(d)是本发明第一实施例制造半导体器件的过程的片段剖视图。
图6是本发明第二实施例的半导体器件的片段剖视图。
在所有视图中，同样或相应的部件用同样或相应的编号表示。
图4示出了本发明的第一实施例以层叠式电容器件作为半导体器件的DRAM器件的片段剖面。
在存储单元区，n型MOS晶体管作为传输栅的栅极2在P型硅基片1上形成，两者之间夹有栅绝缘膜，SiO2等之类制成的第一层间绝缘膜3将栅绝缘膜覆盖住。第一层间绝缘膜3有一个电容接触孔4，形成DRAM单元节点的n型扩散层(图中未出)的表面即从孔4露出。第一层间绝缘膜3上形成有下电容电极5，通过电容接触孔4与单元节点连接。电容绝缘膜6将下电容电极5的表面覆盖住，其上形成有平板电极7。下电容电极5、电容绝缘膜6和平板电极7共同构成存储单元的存储电容器。
在外围电路区，形成有CMOS(图中未示出)，其表面为第一层间绝缘膜3所覆盖。第二层间绝缘膜10将第一层间绝缘膜3和存储电容器都覆盖住。第二层间绝缘膜10是单层膜结构，构成存储单元区的NSG(非掺杂的硅酸盐玻璃)膜，又是双层膜结构，构成外围电路区的NSG膜8和BPSG膜9。第二层间绝缘膜10是依次淀积NSG膜8和BPSG膜9然后用CMP将BPSG膜9抛光形成的。在存储单元区，BPSG膜9用CMP完全抛光。在外围电路区，BPSG膜9用CMP抛光使其一部分留在NSG膜8上。经抛光处理后，存储单元区与外围电路区之间的台阶G的尺寸约为下电容电极5的高度与板极7厚度的总和(约为0.8μm)的一半(约为0.4μm)。
外围电路区有个互连接触孔11通过第二层间绝缘膜10和第一层间绝缘膜3，以该两层绝缘膜为界。铝互连件12在第二层间绝缘膜10上形成，通过互连接触孔11与基片1上的扩散层保持接触。鉴于半导体基片上绝缘膜的总厚度如上所述减小了，因而减小了互连接触孔11的深度比，从而使铝互连件12的台阶覆盖范围比传统结构的有所改进。
存储单元区还有一个互连接触孔和一个通孔在所示部分外开设，还有一个铝互连件通过该互连接触孔和通孔与下电容层连接。
下面参看图5(a)至图5(d)说明图4所示DRAM器件的制造过程。
按一般制造常规半导体器件的方法相同的方式在P型硅基片1上形成CMOS晶体管。CMOS晶体管形成之后，用CVD在至此已形成的表面上淀积大约400nm厚的SiO2第一层间绝缘膜，如图5(a)所示。这之后用光刻法和干蚀刻法在DRAM器件的单元节点上开电容接触孔4。接着，用低压CVD在层间绝缘膜3上长出约500nm厚的多晶硅膜，再用光刻法和干蚀刻出一定形状的图形。
然后在扩散炉中，在POCl3气体的气氛中将多晶硅膜掺以约1019厘米-3浓度的磷，制取导电多晶硅的下电容电极5。接着，在整个表面生长厚约4nm的Si3N4膜，再在蒸汽气氛中在900℃下进行氧化，从而形成高度防漏泄的电容绝缘膜6。这之后，用低压CVD在Si3N4膜上生长出厚约300nm的多晶硅膜，再以制取下电容电极5同样的方式掺以约1019厘米-3浓度的磷，形成n型多晶硅膜。接着，用光刻法和干蚀刻法将n型多晶硅膜在平板电极7上制成一定形状的图形。这时，存储单元区与外围电路区之间的台阶高度等于或大于800nm。
接着，如图5(b)中所示，用低压CVD或常压CVD在至此形成的表面上生长出厚约600nm的NSG薄膜8，再在N2气氛中在850℃下退火20分钟硬化处理。接下去，如图5(c)中所示，用低压CVD或常压CVD在至此已形成的表面上生长出厚约1.0μm的BPSG膜9，再在N2气氛中于900℃下退火10分钟以便进行回流。
接着，用CMP机对BPSG膜9和NSG膜8进行抛光，直到存储电容器上NSG膜的厚度剩下400nm左右为止。在存储单元区中，BPSG膜9的抛光厚度为1.0μm，NSG膜8的抛光厚度为200nm。
通常，抛光率取决于抛光面、浆液、压力和CMP机的转速。若这些条件不变，则抛光率随待抛光绝缘膜材料的不同而异。在所举的实施例中，BRSG膜的抛光率比NSG膜大两倍。
因此，NSG膜开始抛光时，存储单元区与外围电路区之间原来约为200nm的台阶再次增大，随着抛光过程的进行而变大。NSG膜抛光到其在平板电极上的厚度剩下400nm时，即NSG膜的抛光厚度为200nm时，由于BPSG膜在外围电路中的抛光厚度约为400nm，因而存储单元区与外围电路区之间的台阶层G达到所要求的400nm的尺寸(见图5(d))。
接着，用光刻光法和干蚀刻法在外围电路区所要求的位置开一个直径约0.6μm的互连接触孔11。由于互连接触孔11的孔深约为1.2μm，因而其深宽比约为2.0，这比起传统工艺2.7的深宽比来是一个很大的进步。接着，用溅射法淀积铝层，再用光刻法和干蚀刻法形成一定形状的图形，形成铝互连接件12。这样就制成了如图4所示的DRAM器件。
附图的图6示出了本发明第二实施例作为半导体器件的DRAM器件。第二实施例的DRAM器件与第一实施例的DRAM器件的不同点在于，第二层间绝缘膜10在外围电路区取三层膜结构，由SiO2膜13、NSG膜8和BPSG膜9组成，在存储电容器上则取两层膜结构，由SiO2膜13和NSG膜7组成。
图6所示的DRAM器件的制造方法中直到形成平板电极7的工序与图4所示的DRAM器件相同。平板电极7形成之后，在平板电极7和第一层间绝缘膜13上生长出厚约200nm的厚度。接着，分别生长出厚约400nm的NSG膜8和厚约1μm的BPSG膜9。这之后，用CMP抛光各膜层，开互连接触孔，并按第一实施例的DRAM器件同样的方式制取铝互连件12。于是制成了如图6所示的DRAM器件。
在上述诸实施例中，NSG膜可以用Si3N4膜代替，BPSG膜可用BSG膜或PSG膜代替。本发明的原理不仅适用于DRAM存储器，而且也适用于其它存储器和一般的半导体器件。
综上所述，本发明的半导体器件有一个双层膜结构的层间绝缘膜由两个CMP抛光率不同的两膜层组成，且层间绝缘膜用CMP进行平面化。本发明的半导体器件具有下列优点(1)改变两待抛光绝缘膜的材料和厚度不难控制存储单元区与外围电路区之间的一定台阶。可以将半导体器件制造得使其满足一定台阶与谐调其易于在存储单元区和外围电路区进行金属互连方面和接触孔中金属互连的台阶覆盖范围方面有关的最优化条件。
(2)由于改善了外围电路中接触孔的深宽比，因而改善了覆盖范围，使互连变得更可靠，且可以提高半导体器件的产量。
(3)若金属阻挡层是在互连接触孔中形成的，则互连接触孔层底部的金属阻挡层足以防止硅和互连材料(或插入材料)彼此相互扩散，这种情况是在金属阻挡层厚度不够或金属阻挡层脱落时原本出现的情况。因此可以避免连接处因这种相互扩散而造成的漏泄。
虽然上面是就本发明的一些最佳实施例详加说明，但不言而喻，在不脱离本说明书所附权利要求书的范围的前提下是可以对上述实施例进行更改和修改的。
权利要求
1.一种半导体器件，包括第一部分，装有具一定高度的组件；和第二部分，没有具一定高度的组件；其特征在于所述第一部分有一个层间绝缘膜，其最上面的绝缘膜构成第一层间膜；所述第二部分的层间绝缘膜由所述第一层间膜和直接敷在所述第一层间膜的第二层间膜组成，第二层间膜的抛光率大于所述第一层间膜；所述第一部分中的所述层间绝缘膜的表面高于所述第二部分中的所述层间绝缘膜。
2.如权利要求1所述的半导体器件，其特征在于，所述第一层间膜是未掺杂的氧化硅制成的，所述第二层间膜是掺硼和/或磷的氧化硅制成的。
3.如权利要求1所述的半导体器件，其特征在于，所述第二部分有一个接触孔和/或一个通孔通过所述第一层间膜和所述第二层间膜，以该两层间膜为界，此外还有一个金属互连件配置在所述第二层间膜上通过所述接触孔和/或所述通孔与所述第二部分的所述层间绝缘底下的一层导电层连接。
4.一种制造半导体器件的方法，其特征在于，它包括下列步骤在具有一定高度的组件的第一部分和无具一定高度的组件的第二部分的半导体基片上形成第一层间膜；在所述第一层间膜上形成第二层间膜，所述第二层间膜的化学机械抛光率大于所述第一层间膜；和用化学机械抛光法对第一和第二层间膜进行抛光，使所述第二层间膜完全从所述第一部分清除掉，在所述第二部分部分留下来。
全文摘要
一种半导体器件，其存储单元区有具一定高度的组件，其外围电路区没有具一定高度的组件。第一部分有一个层间绝缘膜，其最上面的绝缘膜为第一层间膜。第二部分的层间绝缘层由所述第一层间膜和直接敷在该第一层间膜的第二层间膜组成，第二层间膜的抛光率大于第一层间膜。存储单元区中的层间绝缘膜其表面比外围电路区中的层间绝缘膜表面高。
文档编号H01L23/485GK1152799SQ9611341
公开日1997年6月25日 申请日期1996年9月14日 优先权日1995年9月14日
发明者山崎靖 申请人:日本电气株式会社