专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，特别是涉及一种具有SOI(绝缘体上的硅)结构的绝缘栅场效应晶体管。
采用硅微细加工工艺可以将形成于绝缘衬底上的单晶硅薄层上的SOI-MOSFET(绝缘体上的硅-金属氧化物半导体场效应晶体管)大规模集成在一片衬底上。另外，SOI-MOSFET适于高速动作，因为所形成的晶体管的寄生电容较之采用普通单晶硅衬底所形成的晶体管的要小，于是受到注意。
采用通常的单晶硅衬底的半导体器件(MOSFET)是利用衬底电极对沟道单元加偏压。另一方面，SOI-MOSFET不能从沟道的下部施加偏压，因为在单晶硅薄层的底部是绝缘层(或绝缘衬底)，而且存在一个不可避免的称为“漂移衬底”的问题会导致工作不稳定。
也即有报道称NMOS(N沟道MOS)在断态会生成大的漏电流，因为空穴在沟道单元中蓄积而造成甚至在通态下在电流特性曲线上出现扭折(扭折效应)。已知，在碰撞电离大的NMOS中这一问题表现得更为明显。
解决这一问题的技术有所披露，比如在日本特许公开4-34980和日本特许公开7-273340中。
正如在IEEE Electron Devices Letters，Vol.15，No.12，pp.510-512，December 1994一文中所述，考虑通过栅电极对沟道单元(P型硅)施加偏压。具有衬底和栅极相连的结构的MOSFET可看作是其中FET和横向双极晶体管并存的器件。有报道称，利用这种MOSFET可以得到特别是在低压(最高0.6V)工作时极佳的特性曲线。
图22是在前述参考文献中披露的器件结构平面示意版图。这一平面版图采用了与在通常的单晶硅衬底上形成的MOSFET同样的版图。这一结构的特点是构成单晶硅薄层的有源区100的一部分构图形状与栅极(栅电极)500相同。同时在栅极接触600、栅极500与有源区通过布线互相接触。
图23示出的只是图22上示出的有源区100，在栅极的接触部分，有源区的构图是所谓的八字抗拉试块形(dog bone shape)。接触的剖面结构示于图24中。图24中所示的剖面结构是沿剖面A-A的剖视图。如图24所示，栅极500和有源区100的接触是通过形成一个贯通栅极500和氧化薄膜910的接触孔使处于栅极氧化薄膜910下面的有源区100露出以及在接触孔中形成一个金属线700而实现。
在上述参考文献所披露的技术中，当有源区需要加工时必须事先按照栅极形成一个微细图形。当要形成接触时，必须实施加工贯通栅极并要及时停止加工以防止贯通薄的硅层。还必须在栅极层一面(接触孔的内壁)上实现与栅极的接触。结果出现一个加工问题，就是不能实现与普通的MOS晶体管加工过程(在通常的单晶衬底上形成MOS晶体管的加工过程)的一致性，所以这一技术不适用于集成制造。
因此，必须要做到不实行特殊加工而解决漂移衬底的问题。
本发明的一个目的是提供一种具有可向沟道形成区施加电位的新的SOI结构的半导体器件。
本发明的另一个目的是提供一种有着多个具有新的SOI结构的绝缘栅场效应晶体管的半导体集成电路器件，在这种器件中此结构可向在支承衬底上形成的沟道形成区施加电位。
本发明的再一个目的是提供一种制造方法用于制造具有可向沟道形成区施加电位的新的SOI结构的半导体器件。
根据本发明的半导体器件，在包含有在绝缘体上设置的一个单晶半导体层和一个具有形成于单晶半导体层上面的栅电极、源电极和漏电极的绝缘栅场效应晶体管的半导体器件中，栅电极是一个双层结构，由上栅极层和下栅极层构成，并且其中的上栅极层电连接于绝缘栅场效应晶体管的沟道形成区。
根据本发明，通过栅电极向衬底施加偏压，从而可以解决漂移衬底的问题。
正如下面将要介绍的对形成过程所做的解释清楚说明的，本发明的结构是在自对准的基础上实现的。因此，很明显，不会出现由于先有技术的加工过程所引起的不能实现对准的问题。
也即下栅电极是通过连续腐蚀加工而成，腐蚀到SOI层(单晶半导体层)而使SOI层侧边露出。通过这种加工可以在栅极和SOI层之间形成接触面(即沟道形成区)。通过在下栅极层上淀积上栅极层，下栅极层和SOI层可在其侧边自动连接。
图1为示出本发明的第一实施例的半导体器件的平面图。
图2为图1所示的半导体器件沿线A-A的剖视图。
图3为图1所示的半导体器件沿线B-B的剖视图。
图4为图1所示的半导体器件沿线C-C的剖视图。
图5为示出本发明的第二实施例的半导体器件的剖视图。
图6为示出本发明的第三实施例的半导体器件的剖视图。
图7为示出本发明的第四实施例的半导体器件的剖视图。
图8为示出图1所示的半导体器件的制造工艺的剖视图。
图9为示出图8所示的半导体器件下一制造工艺的剖视图。
图10为示出图9所示的半导体器件下一制造工艺的剖视图。
图11为示出图10所示的半导体器件下一制造工艺的剖视图。
图12为示出本发明的第五实施例的半导体器件的平面版图示意图。
图13为示出本发明的第六实施例的半导体器件的平面版图示意图。
图14为示出本发明的第七实施例的半导体器件的平面版图示意图。
图15为示出本发明的第八实施例的半导体器件的平面版图示意图。
图16为示出本发明的第九实施例的半导体器件的制造工艺的剖视图。
图17为示出本发明的第九实施例的半导体器件的制造工艺的剖视图。
图18为示出本发明的第九实施例的半导体器件的制造工艺的剖视图。
图19为示出本发明的第十实施例的半导体器件的剖视图。
图20为示出本发明的第十一实施例的半导体器件的剖视图。
图21为示出本发明的第十二实施例的半导体器件的平面版图示意图。
图22为具有SOI结构的通常的半导体器件的平面图。
图23为图22中所示的通常的半导体器件的单晶硅薄层的平面图。
图24为图22所示的通常的半导体器件沿A-A线的剖视图。
图25为本发明的第十三实施例的半导体集成电路器件的平面图。
图26为本发明的第十四实施例的半导体集成电路器件的平面图。
图27为本发明的第十五实施例的半导体集成电路器件的平面图。
图28为示出用于驱动本发明各实施例的半导体器件(或半导体集成电路器件)的功率电路(电压限制器)的电路图。
图29为示出采用本发明的半导体器件作为保护元件的输入-输出保护电路的电路图。
图30为示出装有本发明的半导体器件(或半导体集成电路器件)的电子卡的剖视图。
下面根据各实施例阐明本发明的详细内容。
图1为示出本发明第一实施例的具有SOI结构的半导体器件的掩模版的典型平面图。首先，利用N沟道型绝缘栅场效应晶体管(下面简称为NMOS)一个示例阐明其结构及形成过程。
栅极图形500的定位横跨于以粗线表示的矩形有源区(单晶硅薄层)100之上。数字300A代表利用N型杂质离子注入形成的NMOS的源极和漏极时开口掩模的位置。数字600代表源区、漏区和栅电极各部分的连线接触区。数字700代表连线位置。
在图2、3和4中示出按如上所述配置的NMOS的剖面结构。图2、3和4分别是沿图1中的线A-A(垂直于沟道的方向或沟道宽度方向)、线B-B(沟道长度方向)和线C-C的剖视图。在这些图中，数字120代表，比如，高电阻率单晶硅支承衬底(基底)。数字110代表由，比如，硅氧化层构成的绝缘薄膜。数字100代表位于绝缘薄膜110上的第一导电单晶硅层(即SOI层)。数字910代表由氧化硅薄膜具体构成的栅极绝缘薄膜。数字550代表下栅极层，而数字500代表上栅极层。数字350代表源极和漏极扩散层并表示导电类型与第一导电类型相反。沟道单元的硅，即SOI层100表示低浓度P-型导电类型。源极和漏极扩散层表示N-型导电类型。数字700代表金属连线层，该连线层分别与扩散层和电极接触。
本发明的特点示于图2。在图2中，SOI层100的两个互相相对的侧边都与上栅极层500接触并供电，因为不存在栅极绝缘薄膜910。因此，在施加于金属连线层700的偏压就通过上栅极层500加于SOI层100(栅电极下面的沟道形成区)上。下栅极层550通过栅极绝缘薄膜910产生场效应并可完成与场效应晶体管(FET)相同的工作。如图4所示，SOI层100的侧边与扩散层350是互相分开的。也即由扩散层350和SOI层100构成的PN结是形成于SOI层100内部，因而不会到达SOI层100的侧边。因为在与栅极的接触部分和扩散层之间存在一距离，所以在栅极和漏极之间可以获得足够的击穿电压。
与图3中所示的剖面结构相应的其他实施例示分别于图5、6和7中。
图5中所示的第二实施例示出的是SOI层100做得很薄的情况。SOI层100的厚度为，比如，10nm而栅极绝缘薄膜910的厚度为大约SOI层100的厚度的1/2。
在此实施例中栅极和沟道形成区之间的电连接是由图2中所示的结构实现的。
根据此实施例，可以改善亚阈值工作区中的特性。也即由于栅电极和沟道有源区是电连接的，所以当晶体管(NMOS)栅极电压(VG)是0V时(断态)，晶体管的断态变得很强。也即阈值电压提高。因而阈值漏电流减小。
尽管这是SOI结构固有的效应，扩散层的寄生电容可以减小。
图6中所示的第三实施例是一个具有浅层低浓度杂质扩散层340的SOI结构的NMOS，一般称之为LDD(轻掺杂漏)结构。也即层340比扩散层金属线连接的源极和漏极扩散层的浓度要低而且形成的层很浅。采用类似这种的LDD结构，热电子效应可以减小，而具有SOI结构的NMOS可以制造得很微小。
栅极和沟道形成区之间的电连接在此实施例中是利用图2所示的结构实现的。
在图6中，去掉了栅电极500和550用的侧壁隔层。
图7中所示的第四实施例中与金属连线层700连接的高浓度扩散层350由称为DDD(双扩散漏)的低浓度扩散层340所覆盖，而漏极击穿电压可以提高。
也是在此实施例中，栅极和沟道形成区之间的电连接是利用图2中所示的结构实现的。
在图7中，高浓度扩散层350与栅电极500和550的边缘离开。但是，实际上与低浓度扩散层340一样，高浓度扩散层350是通过对栅电极500和550的边缘自对准而形成的。结果与栅绝缘薄膜910接触的高浓度扩散层350的边缘位于栅电极的下面。
下面阐述图1中所示的第一实施例的制造方法。
图8至图11为示出第一实施例的制造工艺的剖面结构图。图8至图11示出的制造工艺系沿着包括图1中所示栅极的半导体器件的线A-A的剖面图。
如图8所示，氧化硅薄膜110在作为支承衬底的硅衬底120上形成。硅衬底120是电阻率相当高的单晶硅。在氧化硅薄膜110上形成一厚度为100nm、电阻率为1Ω·cm的P-导电型单晶硅层(SOI层)100。这样制备好的SOI衬底就可以用作起始材料。在此SOI衬底的表面上通过热氧化形成一厚度为10nm的栅极氧化薄膜910并利用CVD方法淀积一厚度为100nm的掺杂成为P-导电型的多晶硅层550。
之后，如图9所示，利用光刻法对有源区刻图。也即依次利用光刻掩模顺序腐蚀形成下栅极层550、栅极绝缘薄膜910和SOI层100。在此情况下，SOI层100的侧边可露出形成有源区。
有源区指的是在其中形成绝缘栅场效应晶体管的区域，并且包括源区和漏区，以及其间的沟道形成区。
之后，如图10所示，淀积一高浓度硼掺杂的多晶硅层(上栅极层)500。这样做可以使下栅极层550和SOI层100在SOI层100露出的侧边处连接。多晶硅中的掺杂硼通过后续的热处理过程(比如，形成CVD保护薄膜的那样的热处理过程)从SOI的此侧边扩散并在SOI层中形成高浓度层。这一高浓度层可通过降低加工温度(比如，600℃至700℃左右)使之较薄。因此，在图中将之去掉。
然后，如图11所示，利用光刻法对栅电极刻图。具体讲就是通过各向异性干腐蚀对栅电极进行处理。在此情况下，在SOI层110上，上栅极层500和下栅极层550可同时处理。也即如图1所示形成栅电极(500)。
一般讲，当存在如SOI层100这样的水平差别时，在SOI层的侧边会生成上栅极层550的腐蚀残余。然而，通过利用栅极绝缘薄膜910和上栅极层550的高腐蚀选择比的条件，可以对层500和550进行加工处理。
由于形成过程与普通的MOSFET的形成过程相同，所以省掉了示图。通过离子注入可生成扩散层(源区和漏区)300，利用栅电极500和用作掩模的开口掩模300A(见图1)进行离子注入时用来加速的砷离子剂量为5×1015cm2，注入能量为25KeV，然后进行退火。利用开口掩模300A，扩散层和SOI层与栅电极接触的侧边之间的间隔设定为0.3微米(μm)。这样做可以提高在从栅极500向SOI层表面扩散和形成的P-型高浓度层(由于是浅结图中未示出)和扩散层300之间的结击穿电压。采用CVD方法淀积BPSG(硼磷硅玻璃)并经过热处理使之平坦化，然后在每个电极上形成接触。经过淀积和加工金属连线就形成元件(NMOS)。
正如上述的加工过程清楚表明的，无须在SOI层上形成接触图形就可使衬底100和栅电极导通。
通过将采用的导电类型颠倒就可以形成PMOS(P沟道MOS)。很明显，通过在硅氧化层110上分别形成P-导电型SOI层和N-导电型SOI层并恰当地采用PMOS形成掩模和NMOS形成掩模就可实现CMOS加工过程。
图12示出第五实施例。此图示出具有所谓双重栅极结构的SOI-NMOS的版图，其中设置多个互相平行的栅(极)以生成大电流。在图12中，形成的扩散层300比有源区(SOI层)100的图形要小。
还是在这一实施例中，每个栅电极500，如图2所示，都具有双层结构，由上栅极层和下栅极层构成，并且上栅极层与有源区的侧边互相接触。
在采用本发明的结构和形成工艺时，具有与扩散层的导电类型相反的导电类型的电极(P-导电类型栅电极500)同有源区的接触可以很容易实现，因为它们的导电类型相同。同时还可以得到双极型晶体管。
图13示出第六实施例的极性晶体管的基本配置。例如，在PMOS的情况下，晶体管的结构设计成使同栅极500连接的N-导电类型SOI层设置为N型基极，而P型源区和P型漏区分别设置为发射极和集电极，于是此晶体管就可作为横向PNP双极晶体管工作。
图14是本发明的第七实施例的半导体器件的平面版图示意图。这一实施例只由一个横向双极晶体管代替MOSFET。也即如图14所示，电极500的图形和基极拉出电极相同。与前述第六实施例同样，电极500与SOI层100的侧边连接。发射极区和集电极区可以通过采用开口掩模图形300和310作为掩模进行熟知的离子注入加工而在SOI层的内部有选择地形成。
图15为本发明的第八实施例的半导体器件的平面版图示意图。
如图15所示，可以将有源区(SOI层)1 00在一绝缘薄膜(图中未示出)上设置成为环形而形成器件。这种器件，比如，可以用作SOI-MOSFET的输入保护二极管(PN结二极管)。也即有选择地在N-导电类型SOI层100上形成P-导电类型扩散层300以便达到绝缘膜。电极500与在其上形成P-导电类型高浓度杂质扩散层300的环形SOI层100内部的侧壁相接触。电极500的主表面和SOI层的主表面覆盖一层绝缘薄膜(图中未示出)，并且在层绝缘薄膜上设置接触孔600。如虚线所示，阳极线MA和MK连接。
根据本实施例，电极500与正对着整个PN结的环形SOI层内部的侧壁相接触，如此就可以均匀地送出冲击电流。
下面的图16至18示出第九实施例的另一种半导体器件的制造方法。
图16至18的剖视图相应于在线A-A的剖切方向上的剖视图。
当图9中所示的下栅极层550要加工时，就在下栅极层550上淀积一氮化硅薄膜925，此氮化硅薄膜925和下栅极层550受到腐蚀，并且一到达栅极绝缘薄膜910就停止加工。之后，通过混合使用熟知的CVD方法和干腐蚀法(各向异性腐蚀)的隔层形成技术可以在下栅极层550的侧边形成隔层920(图16)。
之后，利用氮化硅薄膜925和隔层920作为掩模加工SOI层100(图17)。
之后，通过去除隔层920和氮化硅薄膜925并利用下栅极层550作为掩模进行离子注入，就可在自对准的基础上在SOI层100的周围区域做成P-导电类型的高浓度杂质扩散层330。其后，当进行图10所示的第一实施例的形成过程(栅极腐蚀)时，就可得到一个元件(图18)。在完成这一加工过程时，即或是采用金属材料作为上栅极层500，也可使其与SOI层导通，电阻低并且不会有肖特基势垒。
在本发明的结构中，很显然，可以将不同的材料通过叠层形成栅极，并且这种组合可以设计成能够得到必需的栅极电阻。栅极的双层构造上面已提到过。然而，也可以，比如，使下栅极由N型多晶硅和在此N型多晶硅上的氮化钛(TiN)的叠层薄膜构成，而上栅极由P型多晶硅构成。也即一种为减小栅极电阻和设定阈值电压而开发的像多晶硅化物栅极(polyside，栅图形化由多晶硅膜和硅化物膜构成的叠层膜而形成的栅极)和(自对准形成的硅化物)salicide栅极的叠层栅极结构就可以原样照用。
图19示出第十实施例，其中绝缘薄膜930位于上栅极500和下栅极550之间。这样做可易于获得浮栅存储器单元。
因而可以制造这样一种半导体集成电路器件，其中的MOSFET具有类似于上述实施例(如第一实施例)中的由上栅极层和下栅极层构成的双层结构并且与上栅极层的侧边及有源区的侧边接触，而且上述的浮栅存储器单元装在SOI层100之中。
图20和图21分别示出第十一实施例和第十二实施例，并且示出上一实施例的MOSFET，以及可以在SOI层100上形成的PN结二极管的变形例。
图20中所示的二极管由在P-导电型SOI层(衬底)100和N型层370之间的PN结组成。下面简单介绍这种二极管的形成方法。
首先，在衬底100的表面不设置栅极绝缘薄膜而淀积下栅极层550和上栅极层500。具体说，形成图8所示的栅极绝缘薄膜910后就将在衬底100的表面上形成的栅极绝缘薄膜910中预备于其上形成二极管的那一部分去除掉。之后，淀积下栅极层550和上栅极层500。由于不存在栅极绝缘薄膜，衬底100在栅电极刻图过程中可被腐蚀。利用此时生成的侧边的水平差别形成绝缘薄膜隔层960。在露出的多晶硅500和衬底100上选择淀积钨710。在钨淀积之前将磷离子注入到衬底100内，并且利用绝缘膜隔层960形成指定的N型层370。数字360代表从550扩散的P型杂质层，因为不存在栅极绝缘薄膜。
这一实施例可以利用双层栅极图形腐蚀选择形成PN结二极管。
在此CMOS加工过程中，N型和P型都用于栅极使用的多晶硅。利用这一点可以形成二极管。图21示出一典型版图。接触可以发生在从有源区(P-导电类型SOI层)100的左边(CNT1)至N-导电类型区，也可是从右边(CNT2)至P-导电类型区。
N-导电类型区300是利用开口掩模300A通过离子注入砷离子而形成。
本发明中的栅极和衬底(SOI层)之间的接触(下面称之为衬底接触)在栅极延伸越过多个有源区时也有效。也即本发明的结构适用于高度集成。图25、26和27分别示出第十三、第十四和第十五实施例。在LSI中采用的典型的有源区100和栅极500的配置示例分别示出。
在通常的衬底接触中必须具备多个接触形成区。
但是，根据本发明，衬底接触在有源区100的侧壁上实现，因而衬底接触对于如图25至27所示那样设置的有源区易于实现。因此，可以得到低压驱动的高集成度的半导体集成电路器件。
但是，在本发明的器件结构中，在电压高(VCC＝1.2至1.5V)时，漏电流增加，所以此结构于低压(VDL≤0.6V)下工作特别有效。因而，在将没有衬底接触的SOI.MOSFET和具有类似于本发明的衬底接触的SOI.MOSFET集成而成的半导体集成电路器件(下面称之为IC)中可以在IC中设置如图28的电压限制器，由驱动电压VDL操作的内电路包括本发明的上述SOI.MOSFET。
在图28中，电阻R1和R2设定成可以取得参考电压Vref(≤0.6V)。符号DA代表差分放大器。
在图29中示出的实施例中本发明的SOI.MOSFET用作栅极保护电路元件。在此实施例中，通过将包括本发明的一个大的倒相器(CMOS倒相器)连接于键合焊盘BP和内电路1之间，此IC可用作栅极保护元件。也即栅电极通过PN结分别连接到电源VCC或接地电缆VSS。结果，比如，当有一个正的冲击电压加于键合焊盘BP时，就通过NMOS的PN结送往接地电缆VSS。另一方面，当有一个负的冲击电压加于键合焊盘BP时，就通过PMOS的PN结送往接地电缆VSS。
根据本发明，此半导体器件具有低压工作的特点。因此，利用光电效应的光探测器的一个难题就是低电压，而本发明的SOI.MOSFET，比如，可以和太阳能电池集成。比如，可以装配图30中所示的电子卡。在图30中，在硅衬底120上设置的阱上形成一个光探测器122，并且在衬底120的一部分中形成掩埋氧化薄膜110。在掩埋氧化薄膜110上形成本发明的SOI.MOSFET。并且，比如，硅衬底120可封装于透明树脂物10内。在透明树脂物10的角部设有一个外接端子11。
可以在衬底120的一个主表面上设置本发明的SOI.MOSFET，在另一个与此主表面相对的另一主表面上设置光探测器，用不透光的树脂物保护一个主表面，而用透明的树脂物保护另一个主表面。
如上所述，根据本发明，栅电极电连接于作为沟道的衬底，因而功率可以施加于沟道上，结果就可以抑制漂移衬底的问题。
权利要求
1.一种半导体器件，包括具有由绝缘体组成的主表面的支承衬底、在上述绝缘体主表面上图形化的第一导电单晶半导体层、在上述单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述栅极绝缘薄膜上图形化的第一栅极层以及与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在侧边与上述单晶半导体层连接。
2.如权利要求1中的半导体器件，其中上述支承衬底是由单晶半导体和具有在上述半导体表面上形成的氧化硅薄膜的绝缘体组成。
3.一种半导体器件，包括具有由绝缘体组成的主表面的支承衬底、具有在上述绝缘体主表面上形成的矩形的第一导电单晶半导体层、在上述单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述栅极绝缘薄膜上图形化的第一栅极层以及与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在上述单晶半导体层的两个互相相对的侧边上连接。
4.如权利要求3中的半导体器件，其中上述支承衬底是由单晶半导体和具有在上述半导体表面上形成的氧化硅薄膜的绝缘体组成。
5.如权利要求3中的半导体器件，其中上述下栅极层由多晶硅和氮化钛叠层膜组成，而上栅极层由多晶硅组成。
6.一种半导体集成电路器件，包括具有由绝缘体组成的主表面的支承衬底、具有在上述绝缘体主表面上形成的多个矩形的第一导电单晶半导体层、在上述各单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述各栅极绝缘薄膜上图形化的第一栅极层以及延伸越过上述多个单晶半导体层并与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在上述各单晶半导体层的侧边上连接。
7.一种半导体集成电路器件，包括置于绝缘体上的单晶半导体层和具有在上述单晶半导体层上形成的栅、源和漏电极的绝缘栅场效应晶体管，其中上述栅电极具有双层结构，并且上栅极层电连接于上述栅极场效应晶体管的沟道形成区。
8.如权利要求7中的半导体器件，其中上述硅单晶层的侧边和上述栅电极互相接触。
9.如权利要求7中的半导体器件，其中上述下栅极层和有源区是由同一图形形成。
10.一种半导体器件制造方法，包括在绝缘体上的硅单晶上形成栅极绝缘薄膜的步骤、在上述栅极绝缘层上淀积栅极层的步骤、有源区图形化的步骤、加工上述栅极层和上述硅单晶层的步骤、在上述栅极层、上述硅和上述绝缘薄膜衬底上淀积第二栅极层的步骤、上述栅极图形化和加工上述第一和第二栅极层的步骤以及在上述有源区内形成预定的杂质区的步骤。
11.一种电子卡，其特征在于在半导体主体上形成一个光探测器，并通过绝缘薄膜在上述主体的一个主表面上形成一半导体层，在上述半导体层上形成一个利用上述半导体层作为沟道形成区的MISFET，并且上述MISFET的栅电极和上述半导体层互相电连接，而且上述半导体主体由树脂物封装。
12.如权利要求11中的电子卡，其中上述光探测器由用于驱动上述MISFET的太阳能电池构成。
13.如权利要求12中的电子卡，其中上述光探测器由透明的树脂物封装。
14.如权利要求11中的电子卡，其中上述光探测器在与上述主体的一个主表面相对的另一主表面上形成。
15.一种半导体器件制造方法，该半导体器件具有一在绝缘体上的单晶半导体层上的绝缘栅场效应晶体管，此制造方法包括通过栅极绝缘薄膜在上述单晶半导体层上淀积第一导电层的步骤；对上述第一导电层和上述单晶半导体层指定栅极宽度方向的图形化步骤；在图形化的上述第一导电层和上述单晶半导体层上淀积第二导电层与上述第一导电层主表面和侧边和上述单晶半导体层的侧边接触的步骤；用于对上述第二导电层和上述第一导电层指定栅极长度方向的图形化和形成上述第一栅极层和第二栅极层的叠层栅电极的步骤；以及形成由上述叠层栅电极指定的源区和漏区的步骤。
全文摘要
为抑制在SOI衬底上形成的薄型SOI.MOSFET中的漂移衬底,栅(电极)具有一个双层结构并且其上栅极与SOI层(衬底)的侧边接触。
文档编号H01L21/336GK1186346SQ97126000
公开日1998年7月1日 申请日期1997年12月26日 优先权日1996年12月26日
发明者久本大, 须藤敬己 申请人:株式会社日立制作所