专利名称：制造互补mos半导体器件的方法
技术领域：
本发明涉及一种制造半导体器件的方法，特别涉及形成带有p-n栅的互补MOS器件的栅极的方法。
随着半导体集成电路的尺寸的不断减小和密度的不断增加，其设计规则也逐步减小，很快将达到四分之一微米(0.25μm)量级。一般情况下，用n+型栅作互补MOS器件(此后简单称之为CMOS)即nMOSFET和pMOSFET的栅极。
在淀积多晶硅膜后，立即扩散磷即可形成该n+型栅。当给pMOSFET使用n+型栅时，尽管有一个严重问题，即相对于栅长的变化来说阈值电压有很大的变化，但是可以缩短制备过程。当栅长大于四分之一微米时，因为电源电压较高，可以通过使晶体管的阈值电压稍高，由此控制由于制备偏差导致的栅长的变化所对应的阈值电压变化。
但是在四分之一微米CMOS中，电源电压通常为2.5V或更低，因此必须降低晶体管的阈值电压。如果给pMOSFET使用n+型栅，则阈值电压不稳定，不能确保电路工作的稳定性，会导致生产成品率的降低。
对于CMOS的栅极结构，p-n栅是主要的nMOSFET用n+型栅，pMOSFET用p+型栅。通常通过离子注入形成n+和p+扩散层的同时形成n+和p+型栅极。通常用来降低栅极电阻的钨的polycide不能用作p-n栅。因为钨多酸(polycide)在源/漏激活时会增强杂质的横向扩散。这种横向扩散会导致阈值电压的偏差。通常在形成n+和p+型栅极及扩散层后，用钛或钴的水杨酸化(salicide)栅极和扩散层。
但是该p-n栅仍存在两个问题I)在源/漏激活时有硼渗透过栅氧化物，这会导致阈值电压的偏差II)栅氧化物的毁坏导致pMOS栅的成品率很低，对半导体器件来说这是个严重问题。已经有报道说明栅的成品率与硼渗透有关。
为了消除硼扩散，已经提出用不同的工艺条件形成至少两个多晶硅层的栅极结构，如日本未审查专利公开6-296016。根据日本未审查专利公开6-296016中所说明的一个实施例，在淀积第一多晶硅薄膜后，进行离子注入以调整阈值电压，然后用不同于淀积第一多晶硅的方法淀积第二多晶硅薄膜。栅极包含两种不同晶体结构的多晶硅层，在源/漏注入时它能防止硼沟道效应。
但是该方法有一些问题，由于调整阈值电压的离子注入是通过栅氧化物薄膜进行的，栅氧化物薄膜不可避免地要受到损伤。因此，降低了栅氧化物的可靠性。这对半导体器件是个严重问题。另外，由于调整阈值电压的离子注入还通过第一多晶硅薄膜进行，离子注入能量不可避免地要较高。杂质分布有很长的拖尾。另外，为了用不同的淀积方法形成至少两个多晶硅膜，必须准备多个炉子。或者，如果只有一个炉子可用，则必须改变各膜的膜形成条件，如温度和原材料。因此，成本增加，或由于颗粒的产生不可避免地降低了生产成品率。
pMOS成品率的降低是第二个问题，当栅极材料为多晶硅时该问题更显著。
本发明人检查了一种预先在多晶硅中注入磷的技术，该技术在日本未审查专利公开5-218436中公开过。该技术能一定程度地改进栅的成品率，但不完美。
如日本未审查专利公开6-326304，研究了用掺磷非晶硅作栅极材料。如图1A和1B所示，其栅极有额定击穿电压的pMOS的成品率大大增加。可以肯定，掺磷非晶硅能抑制退火时的硼渗透。然而，当用掺磷非晶硅作为栅极材料来制备CMOS器件时，如图2所示，栅长为0.5μm或更小的nMOSFET的亚阈值特性曲线中出现异常隆起。其原因如下当结晶掺磷非晶硅薄膜时，其高度与薄膜厚度相当的大柱状晶粒生长。在源/漏注入时，在具有容易发生沟道效应的晶向的晶粒中出现砷沟道效应。出现表面杂质浓度的局域变化。因此，亚阈值特性出现隆起。
掺磷非晶硅薄膜的平面TEM观察表明，晶粒大小约为0.5μm。如上所述，栅长为0.5μm或更小的nMOSFET的亚阈值特性曲线中出现隆起。这和晶粒尺寸有很大关系，可以这样解释，当栅极中晶粒变为竹状结构时，亚阈值特性出现隆起。
在已有技术中，用p-n栅的CMOS中的首要问题是pMOS栅的退化。其原因与硼渗透穿过栅氧化物薄膜有关。
第二个问题是，当用掺磷非晶硅来改进pMOS栅成品率时，在亚阈值特性中出现隆起。
其原因如下。在源/漏注入时，在具有容易出现沟道效应的晶格取向的晶粒中会产生砷沟道效应。于是，表面杂质浓度局域发生变化。因此亚阈值特性出现隆起。
考虑上述已有技术的问题，本发明的目的是提高栅氧化物膜的可靠性，特别是提供一种制造半导体器件的方法，能解决已有技术中的问题，即带有p-n栅的CMOS中pMOS的栅成品率低的问题和nMOSFET的亚阈值特性的异常问题。
为了实现上述目的，根据本发明的主要方案，提供制备互补MOS器件的方法，包括下面步骤(a)在半导体衬底的主表面形成栅绝缘膜；(b)在栅绝缘膜上形成第一非晶硅膜；(c)在第一非晶硅膜的表面上形成约1nm厚的氧化物膜；(d)在氧化物膜上形成第二非晶硅膜；(e)退火第一和第二非晶硅膜，以便第一和第二非晶硅膜结晶；(f)将第一非晶硅膜和第二非晶硅膜形成为栅极，同时将n型杂质离子注入到nMOSFET区中，将p型杂质离子注入到pMOSFET区中；(g)通过快速热退火激活n和p型杂质。
本发明不仅有上述主要方案，而且还有附属权利要求所限定的几个补充方案。
由于栅极包括用超薄氧化物层隔开的堆叠硅层，非晶硅薄膜结晶所形成的第一和第二硅薄膜之间有不同的晶向。于是，由于第一和第二硅薄膜之间晶向的不同抑制了砷沟道效应，因此，如图2所示，nMOSFET的亚阈值特性没有出现隆起。由于约1nm厚的氧化物容易传导直接隧道电流，第一和第二硅膜为非电绝缘的。如硼等杂质也容易通过约1nm厚的氧化物膜。
根据本发明，对p-n栅CMOS，可以得到抑制由于pMOS的栅的原始击穿导致的成品率的降低的第一效果。
这是因为用掺磷非晶硅作栅极能抑制硼渗透。
本发明的第二效果是，当对栅极用有多层结构的掺磷非晶硅时，可以抑制nMOSFET的亚阈值特性的弯折，该扭折通常在用单层掺磷非晶硅层时出现，多层结构中掺磷非晶硅层由约1nm厚的氧化物膜隔开。
其原因如下由于栅极包括由约1nm厚的氧化物膜隔开的堆叠硅层，所以第一和第二硅膜之间的品格取向不同。因此抑制了砷沟道效应。即没有砷因沟道效应离子注入进晶体管的沟道区。
参照下面详细说明和附图，将更加明白本发明的上述和其他优点、特性和另外目的，其中例示性地展示出了包含本发明原理的优选实施例。
图1A和1B是一柱状图，展示了用多晶硅作电极和用掺磷非晶硅作电极时观察到的常规介电击穿分布；图2是表示常规nMOSFET的亚阈值特性的曲线图；图3A到3F是表示根据本发明第一实施例制备半导体器件的各步骤的剖面图；图4A到4E是表示根据本发明第二实施例制备半导体器件的各步骤的剖面图图5是表示本发明nMOSFET的亚阈值特性的曲线图。
下面将参照
本发明的一些优选实施例。
图3A到3F是表示根据本发明第一实施例制备半导体器件的各步骤的剖面图；如图3A所示，隔离区102、n型阱103、和p型阱104形成在半导体衬底101的主表面上。如图3B所示，在有源区中形成5到6nm厚的栅氧化物膜105。对于栅极材料，用LPCVD(低压化学汽相淀积)在栅氧化物膜105上形成100nm厚的第一掺磷非晶硅膜106。
在500℃到600℃的温度淀积第一掺磷非晶硅膜106。磷的浓度设置为1到5×1019cm-3。淀积第一掺磷非晶硅膜106后，从生长炉中暂时取出半导体衬底，以在第一掺磷非晶硅膜106的表面上形成约1nm厚的自然氧化层膜107(图3C)。然后如图3D所示，再形成100nm厚的第二掺磷非晶硅膜108。尽管没有要求，但是从制备成本和成品率来看，淀积第二掺磷非晶硅膜108的形成条件最好和淀积第一掺磷非晶硅膜106的形成条件相同。
第一和第二掺磷非晶硅膜106和108在800℃以上且1000℃以下进行退火，以使非晶硅结晶。可以肯定，如果在1000℃或以上结晶，则栅击穿电压会增加。然后用光刻形成栅极(图3E)。
按需要对nMOSFET区或pMOSFET区选择进行LDD注入。砷或磷离子注入到nMOSFET区，硼或BF2注入到pMOSFET区。形成LDD层后，在每个栅极的侧壁形成侧壁间隔111。另外如图3F所示，在所需区域选择形成n+扩散层112和n+型栅极113、和p+扩散层114和p+型栅极115。
例如，以50KV的加速能量和1到3×1015cm-2的剂量将砷离子注入到nMOSFET区，以30KV的加速能量和1到3×1016cm-2的剂量将BF2注入到pMOSFET区。由于磷已经预先注入到pMOSFET的栅中，BF2必须排斥磷以形成pMOSFET的p+型栅。栅极中的磷浓度为1到5×1019cm-3。因此，当以1到3×1015cm-2的剂量离子注入BF2时，在随后的退火中BF2透过自然氧化层膜107，因此可以得到pMOSFET的合适的p+型栅。另外，磷已经预先掺入到nMOSFET的栅极。因此，即使用有小扩散系数的砷作为形成n+型栅的杂质，也不会出现栅耗尽的问题。
用Ti或Co的salicide技术降低扩散层和栅的电阻。salicidation后，在已有技术的基础上完成半导体器件。即，随后的工艺和已有技术一样，其详细说明将省略。
下面参照图4A到4E说明本发明的第二实施例。
如图4A所示，隔离区202、n型阱203、和p型阱204形成在半导体衬底201的主表面上。如图4B所示，在元件区中形成5到6nm厚的栅氧化物膜205。对于栅极材料，按下面工艺顺序，用LPCVD(低压化学汽相淀积)在栅氧化物膜205上形成200nm厚的掺磷非晶硅膜206。
在500℃到600℃的温度生长掺磷非晶硅膜206。磷的浓度设置为1到5×1019cm-3。在形成掺磷非晶硅膜206时，暂时停止膜淀积。用氧化气氛代替炉中膜形成气氛，以便在第一掺磷非晶硅膜206的表面上形成约1nm厚的氧化物膜207。然后，再在氧化物膜207上形成第二掺磷非晶硅膜208。系列工艺可以在一个炉子中进行(图4C)。
第一和第二掺磷非晶硅膜206和208在800℃以后1000℃以下进行退火，以便非晶硅结晶。
图4D和4E后面的工艺和图3E与3F后的工艺相同，因此将省略其详细说明。
在上述实施例中，一层氧化物层107形成在掺磷非晶硅层中。但是一层氧化物层不够，可以形成两层或多层氧化物层。实际上，已证实，对于解决砷沟道效应问题，不是一层而是两层氧化膜更有效，这些问题正是本发明要解决的问题。
权利要求
1.一种制备互补MOS半导体器件的方法，包括下面步骤(a)在半导体衬底的主表面形成栅绝缘膜；(b)在所说栅绝缘膜上形成第一非晶硅膜；(c)在所说第一非晶硅膜的表面上形成约1nm厚的氧化物膜；(d)在所说氧化物膜上形成第二非晶硅膜(e)退火所说第一和第二非晶硅膜，以便所说第一和第二非晶硅膜结晶；(f)将所说第一非晶硅膜和所说第二非晶硅膜形成为栅极，同时将n型杂质离子注入到nMOSFET区中，将p型杂质离子注入到pMOSFET区中(g)通过快速热退火激活所说n和p型杂质。
2.如权利要求1的方法，其特征为，在步骤(b)形成的所说第一非晶硅膜包括预先含1到5×1019原子/cm3的磷的掺磷非晶硅膜。
3.如权利要求1的方法，其特征为，在步骤(d)形成的所说第二非晶硅膜包括预先含1到5×1019原子/cm3的磷的掺磷非晶硅膜。
4.如权利要求1的方法，其特征为，步骤(e)中的退火在不低于800℃且低于1000℃的温度范围进行。
5.如权利要求1的方法，其特征为，在步骤(c)形成的所说氧化物膜包括形成在所说第一非晶硅膜的所说表面上的自然氧化物膜，该膜是通过从炉子中暂时取出其上淀积有所说第一非晶硅膜的所说半导体衬底形成的。
6.如权利要求1的方法，其特征为，步骤(b)到(d)在炉子中现场进行。
7.如权利要求6的方法，其特征为，在形成所说第一非晶硅膜时，暂时停止膜淀积，并用氧化气氛代替所说炉中膜淀积气氛，以便在所说第一非晶硅膜的所说表面上形成所说氧化物膜，然后在同一炉子中在所说氧化物膜上形成所说第二非晶硅膜。
8.如权利要求1的方法，其特征为，在和形成所说第一非晶硅膜相同的形成条件下形成所说第二非晶硅膜。
9.如权利要求1的方法，其特征为，多次重复步骤(b)到(d)。
全文摘要
一种制备互补MOS半导体器件的方法,其步骤为:在半导体衬底的主表面上形成栅绝缘膜;在所说栅绝缘膜上形成第一非晶硅膜;在所说第一非晶硅模的表面上形成约1nm厚的氧化物膜;在所说氧化物膜上形成第二非晶硅膜;退火所说第一和第二非晶硅膜,以便所说第一和第二非晶硅膜结晶;将所说第一非晶硅膜和所说第二非晶硅膜形成为栅极,同时将n型杂质离子注入到nMOSFET区中,将p型杂质离子注入到pMOSFET区中;用快速热退火激活所说n和p型杂质。
文档编号H01L21/8238GK1193185SQ9810038
公开日1998年9月16日 申请日期1998年1月24日 优先权日1997年1月24日
发明者伊藤浩 申请人:日本电气株式会社