专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件的结构及其制造方法，特别是涉及下述的半导体器件的结构及其制造方法该半导体器件可抑制因重叠的偏移引起的两个导电体的断线，并可得到具有良好的电特性的电容器。
图6示出由特开平8-306664号公报中记载的技术而制造的半导体器件，在图中符号101是半导体衬底，102是半导体衬底101上层叠的绝缘膜，103是埋置于绝缘膜102的内部的接触点(contact)，其底面与半导体衬底101的表面相接，该接触点103由附着于在绝缘膜102中开口的接触孔的内壁和底面而形成的第一密接层104和层叠在该第一密接层104上并埋置于接触孔内的栓(plug)105构成。
再者，在接触点103的上部经由第二密接层106形成上层布线107，在该上层布线107的上表面上配置了由绝缘物质构成的保护膜108，在上层布线107和保护膜108的侧剖面上形成由绝缘膜构成的侧壁109。此外，第二密接层106配置在侧壁109和上层布线107的下表面。
其次，说明该图6的半导体器件的制造方法。
首先，如图7(a)所示，相对于半导体衬底101上的层间绝缘膜102对接触孔进行开口，至少在接触孔的内壁和底面层叠第一密接层104，再通过形成由栓105构成的导电膜，用导电物质填充接触孔。其次，通过在整个面上进行内刻蚀(etch back)，除去在绝缘膜102上层叠的栓105和第一密接层104，只在接触孔内作为接触点103留下第一密接层104和栓105。
其后，如图7(b)所示，依次在接触点103和层间绝缘膜102上层叠第二密接层106a、由上层布线107构成的导电膜107a、保护膜108a。其次，如图7(c)所示，在接触点103的上方的保护膜108a上形成具有与接触点103的直径同等程度的大小的宽度的抗蚀剂图形110，以此为刻蚀掩模依次对保护膜108a和导电膜107a进行各向异性刻蚀，得到保护膜108和上层布线107。此时，由于重叠的偏移，在用记号W表示的区域内产生偏移，接触点103和上层布线107的接触面积减小。
在该处理后，除去抗蚀剂图形110。
其后，如图7(d)所示，利用CVD法将氧化硅膜层叠在第二密接层106a、保护膜108、上层布线107的露出面上，其次通过进行各向异性刻蚀，在保护膜108和上层布线107的侧剖面上形成由绝缘膜构成的侧壁109。
其次，通过以侧壁109和保护膜108为刻蚀掩模对第二密接层106a进行刻蚀，在侧壁109和上层布线107的下表面上留下第二密接层106，可得到图6中示出的半导体器件。
以这种方式形成的图6的半导体器件中，在接触点103与上层布线107间产生了重叠的偏移(W)，但由于位于上层布线107的下表面的第二密接层106也延伸到侧壁09的下表面而被形成，故可解决在对上层布线107进行图形刻蚀时构成接触点103的第一密接层104被过刻蚀等的问题。
但是，伴随接触点、布线等的元件的微细化，使重叠的偏移引起的不良影响的比重增加了。例如，如图8所示，在接触点103与上层布线107间产生了重叠的偏移(W)、变成两者完全不重叠的的状态的情况下，只能通过位于接触点103与上层布线107间的第二密接层106的端部进行电连接，虽然不断线，但由于第二密接层106的膜厚较小，故电阻变大，不能得到良好的电特性。
本发明是为了解决上述的课题而完成的，本发明提供下述的半导体器件及其制造方法在该半导体器件中，即使在因元件的微细化使重叠的偏移的影响变大的情况下，也能实现接触点与电连接该接触点的布线或电板的良好的电连接。
本发明的第1方面所述的半导体器件包括在衬底上层叠的绝缘膜；由导电物质构成的接触点，该导电物质形成于上述绝缘膜的内部，埋置于从上述绝缘膜的底面到上表面形成的接触孔中；在上述绝缘膜上形成的导电体图形；以及在上述导电体图形的侧面以框状形成的导电物质构成的侧壁，上述导电体图形与上述接触点直接地或通过上述侧壁进行电连接。
此外，本发明的第2方面所述的半导体器件，除了对应于第1方面的结构之外，将在上述导电体图形的侧面以框状形成的侧壁配置在接触点上，将上述侧壁的一部分埋置于接触孔内。
再者，本发明的第3方面所述的半导体器件，除了对应于第1方面的结构之外，导电体图形和侧壁构成布线。
此外，本发明的第4方面所述的半导体器件，除了对应于第1方面的结构之外，还包括在导电体图形和侧壁的表面上层叠的电介质膜和在上述电介质膜的表面上层叠的单元板(cell plate)，上述导电体图形和上述侧壁构成存储节点，并具有由上述存储节点、上述电介质膜、上述单元板构成的电容器。
再者，本发明的第5方面所述的半导体器件，除了对应于第4方面的结构之外，导电体图形的膜厚比侧壁的垂直方向的尺寸小，上述导电体图形和上述侧壁构成圆柱状存储节点。
此外，本发明的第6方面所述的半导体器件，除了对应于第1～5的任一方面的结构之外，相邻的两个导电体图形间的距离相当于最小尺寸，在上述两个导电体图形相对的两侧的侧面上以框状形成的侧壁间的距离比最小尺寸小。
再者，本发明的第7方面所述的半导体器件除了对应于第4或第5方面的结构之外，与电介质膜相接的存储节点的表面为粗糙的表面。
此外，本发明的第8方面所述的半导体器件的制造方法包括在衬底上层叠的绝缘膜中，从上述绝缘膜的上表面到底面对接触孔进行开口的工序；在上述绝缘膜上层叠导电性物质的同时，用上述导电性物质填充上述接触孔的内部以得到接触点的工序；在上述导电性物质上经过光刻工序在上述接触点的上方形成抗蚀剂图形的工序；以上述抗蚀剂图形为刻蚀掩模，对上述导电性物质有选择地进行各向异性刻蚀以得到导电体图形，然后除去上述抗蚀剂图形的工序；在包含上述导电体图形的表面和上述接触点的上述绝缘膜的表面上层叠导电膜的工序；以及以上述绝缘膜的表面为刻蚀中止层，对上述导电膜进行各向异性刻蚀，留下附着于上述导电体图形的侧面的导电性的侧壁的工序。
再者，本发明的第9方面所述的半导体器件的制造方法，除了第8方面的制造方法之外，还包括在由导电体图形和侧壁构成的存储节点的表面上形成电介质膜的工序和在上述电介质膜上形成单元板的膜的工序，形成由上述存储节点、上述电介质膜、上述单元板构成的电容器。
此外，本发明的第10方面所述的半导体器件的制造方法包括在衬底上层叠的绝缘膜中，从上述绝缘膜的上表面到底面对接触孔进行开口的工序；在上述绝缘膜上层叠导电性物质的同时，用上述导电性物质填充上述接触孔的内部以得到接触点的工序；在上述导电性物质上形成掩模层的工序；在上述掩模层上经过光刻工序在上述接触点的上方形成抗蚀剂图形的工序；以上述抗蚀剂图形为刻蚀掩模，对上述掩模层和上述导电性物质有选择地进行各向异性刻蚀以得到掩模和导电体图形，然后除去上述抗蚀剂图形的工序；在包含上述掩模和上述导电体图形的表面和上述接触点的上述绝缘膜的表面上层叠导电膜的工序；以上述绝缘膜的表面为刻蚀中止层，对上述导电膜进行各向异性刻蚀，留下附着于上述掩模和上述导电体图形的侧面的导电性的侧壁，得到由上述导电体图形和上述侧壁构成的圆柱状存储节点的工序；在上述圆柱状存储节点的表面上层叠电介质膜的工序；以及在上述电介质膜的表面上层叠单元板的工序。
再者，本发明的第11方面所述的半导体器件的制造方法，除了第8或第10方面的半导体器件的制造方法之外，在接触点的上表面的至少一部分与导电体图形不重叠的情况下，通过介入在上述导电体图形的侧面以框状形成的侧壁，对上述接触点与上述导电体图形进行电连接。
图1示出本发明的实施例1的半导体器件。
图2示出本发明的实施例1的半导体器件的制造方法。
图3示出本发明的实施例2的半导体器件。
图4示出本发明的实施例3的半导体器件。
图5示出本发明的实施例3的半导体器件的制造方法。
图6示出现有技术。
图7示出现有技术。
图8示出现有技术。
实施例1以下说明本发明的实施例1。
图1是本发明的半导体器件的剖面图，在图中，符号1表示半导体衬底，2表示由在半导体衬底1上层叠的氧化硅膜构成的绝缘膜，3a、3b分别表示在绝缘膜2内埋置的、与在半导体衬底1的表面区域中形成的导电区相接的接触点，4a、4b分别表示与接触点3a、3b直接地或通过其它的导电性膜进行电连接的布线，5a、5b分别表示由附着于布线4a的侧剖面形成的导电物质构成的侧壁，5c、5d分别表示由附着于布线4b的侧剖面形成的导电物质构成的侧壁。
布线4a与接触点3a、布线4b与接触点3b分别在具有重叠的偏移的状态下形成，接触点3a的上表面与布线4a的底面只有一部分相接，通过设置侧壁5b使接触点3a与布线4a的电连接处于良好的状态。此外，接触点3b与布线4b不重叠，在各自的形成位置邻接的状态下进行配置，通过侧壁5d谋求电连接。
此外，布线4a、4b的间隔是最小取样(sampling)尺寸，例如是0.25μm，因而，附着于布线4a的侧壁5b的外周端部与附着于邻接的布线4b的侧壁5c的外周端部间的距离小于最小取样尺寸。
此外，侧壁5b、5d的下部成为埋置于绝缘膜2内的状态，将位于接触点3a、3b的上方的侧壁5b、5d的表面配置成与绝缘膜2的表面为同一高度或在其以上的高度。
其次，说明图1的半导体器件的制造方法。
最初，如图2(a)～(c)所示，利用多掩模开口法，在绝缘膜2内对开口直径比最小取样尺寸小的接触孔进行开口。
首先，如图2(a)所示，在半导体衬底(P型硅衬底，电阻率10Ω·cm)1上依次层叠由氧化硅膜构成的膜厚约6000埃的绝缘膜2、膜厚约3000埃的多晶硅膜6a、膜厚约3000埃的氧化硅膜7，再以氧化硅膜7作为用于图形刻蚀的刻蚀掩模，形成抗蚀剂图形8。邻接的2个抗蚀剂图形8间的距离例如定为最小取样尺寸、即0.25μm。以该抗蚀剂图形8作为刻蚀掩模，对氧化硅膜7进行各向异性刻蚀，形成图形。
其次，如图2(b)所示，除去抗蚀剂图形8，利用CVD法层叠氧化硅膜后，通过进行各向异性刻蚀，在已进行了图形刻蚀的氧化硅膜7的侧剖面上以框状形成侧壁7a。其后，以氧化硅膜7和侧壁7a作为刻蚀掩模，对多晶硅膜6a进行各向异性刻蚀而形成图形，得到由多晶硅构成的掩模图形6。
其后，如图2(c)所示，使用掩模图形6对于绝缘膜2进行各向异性刻蚀，对接触孔9进行开口。此时，可同时以刻蚀方式除去氧化硅膜7和侧壁7a，也可在对掩模图形6进行图形刻蚀后，在接触孔开口前除去氧化硅膜7和侧壁7a。在对接触孔9进行开口后，例如在接触孔9的开口部内进行填充抗蚀剂等的处理，也以刻蚀方式除去掩模图形6。
以这种方式得到的接触孔9的开口直径比最小取样尺寸减小了侧壁7a的2倍的宽度，从而实现微细化。
再有，比最小取样尺寸小的开口直径的接触孔9，如果是利用其它制造方法形成的开口部，也没有问题。
其次，如图2(d)所示，在绝缘膜2上利用CVD法以约6000埃的膜厚层叠掺杂多晶硅膜3，在接触孔9的内部埋置掺杂多晶硅，形成接触点3a、3b。
再者，在掺杂多晶硅膜3的表面上形成相当于布线4a、4b的形状的抗蚀剂图形10作为刻蚀掩模。
邻接的两个抗蚀剂图形10间的距离定为相当于最小取样尺寸的尺寸。
再有，虽然以完全与接触点3a、3b重叠的方式配置该抗蚀剂图形10是理想的，但存在下述情况由于重叠的偏移，接触点3a、3b与抗蚀剂图形10分别成为不完全重叠的配置。在本实施例中，就存在重叠的偏移的情况进行说明。
其后，如图2(e)所示，以抗蚀剂图形10作为刻蚀掩模，对多晶硅膜3进行各向异性刻蚀，得到布线4a、4b。此时，在对于氧化硅膜能确保充分的刻蚀选择比的刻蚀条件下，例如采用ECR装置并使用Cl2和O2的混合气体，对掺杂多晶硅膜3进行刻蚀，利用湿法刻蚀等方法除去抗蚀剂图形10。
利用该刻蚀，对在接触点3a、3b的上部的没有与抗蚀剂图形10重叠的区域进行过刻蚀，成为形成了凹槽(recess)A、B的状态。
其次，如图2(f)所示，在布线4a、4b和绝缘膜2的表面、凹槽A、B的内部层叠约1500埃的厚的掺杂多晶硅膜11。掺杂多晶硅膜11的成膜方法例如可采用CVD法或溅射法。
其后，通过以绝缘膜2作为刻蚀中止层进行RIE各向异性刻蚀，如图1所示，将掺杂多晶硅膜11加工成附着于布线4a、4b的侧剖面的侧壁5a、5b、5c、5d。此时，也将侧壁5b、5d的一部分埋置于凹槽A、B内，实际上成为与在接触点3a、3b中不产生凹槽A、B的情况相同的状态。
以这种方式形成的半导体器件，通过在布线4a、4b的侧剖面以框状形成由导电物质构成的侧壁5a、5b、5c、5d，能使以小于最小取样尺寸的直径形成的接触点3a、3b与微细化了的布线4a、4b的各自的接合变得可靠，可得到良好的电特性。
此外，在对布线4a、4b进行图形刻蚀时进行的各向异性刻蚀中，可通过形成侧壁5a、5b、5c、5d，填充在接触点3a、3b的上部形成的凹槽A、B，故抑制了有效接触点直径的减少。
再者，以这种方式形成的半导体器件，由于布线4a、4b间的间隔相当于最小取样尺寸，在该布线4a、4b的侧剖面以附着的方式形成了侧壁5a、5b、5c、5d，故可增大有效的布线宽度而不增大布线的间距，又可实现元件的高集成化而不扩大元件的形成面积。换言之，可通过减少布线间的间隔来实现高集成化。这里，所谓有效的布线宽度，指的是例如布线4a和侧壁5a、5b的水平方向的尺寸的合计。在布线4b一侧也是同样的。
此外，在上述的说明中，不过是示出了元件的尺寸的一例。例如，示出了由膜厚约为6000埃的掺杂多晶硅膜3形成布线4a、4b的例子，但根据所应用的器件，也可作成约100～20000埃的膜厚的掺杂多晶硅膜。同样，关于为得到侧壁5a、5b、5c、5d而层叠的掺杂多晶硅膜11，也可作成约50～3000埃的膜厚。
再者，关于构成布线4a、4b的物质，也不限于用掺杂多晶硅来构成，也可用其它的导电物质、例如WSi、TiSi、MoSi、Al、AlCu、TiN、Ti、Pt、Ru、RuO2等来构成。
此外，作为元件的微细化得到进展的例子，示出了接触点直径比最小取样尺寸小的情况，但不限于此。
此外，不用说，在接触点3a、3b与布线4a、4b间不存在重叠的偏移的情况下，可得到良好的电连接。
实施例2其次，说明本发明的实施例2。
在实施例1中，示出了布线4a和侧壁5a、5b、或布线4b和侧壁5c、5d实际上起到布线的作用的例子。
在本实施例2中，示出相当于布线4a的电极4aa和由在其侧剖面以框状形成的导电物质构成的侧壁5a、5b实际上作为电容器的一个电极、即存储节点来使用的情况。
图3(a)示出了本发明的实施例2的半导体器件的剖面图。在该图中，符号4aa、4bb表示与埋置于绝缘膜2内部的接触点3a、3b电连接的电极，12a、12b分别表示由附着于电极4aa、4bb的侧剖面形成的侧壁5a和5b、5c和5d构成的存储节点，13表示在存储节点12a、12b的表面上层叠的电介质膜，14表示在电介质膜13的表面上层叠的单元板，15a、15b分别表示由存储节点12a、12b、电介质膜13、单元板14构成的电容器，与为说明而已经使用的符号相同的符号表示相同或相当的部分。
其次，说明图3(a)的半导体器件的制造方法。
首先，按实施例1的图2(a)～图2(c)的工序的顺序进行制造，在半导体衬底1上的绝缘膜2对接触孔9进行开口。其后，与图2(c)的情况相同，层叠膜厚约6000埃的掺杂多晶硅膜3。其次，在实施例1中形成了相当于布线4a、4b的形状的抗蚀剂图形10，但在本实施例2中，将抗蚀剂图形作成相当于构成存储节点的电极4aa、4bb的形状。
其后，按实施例1的图2(e)～图2(f)的工序的顺序进行处理，进而在电极4aa、4bb的侧剖面形成由导电物质构成的侧壁5a、5b、5c、5d。其次，至少在电极4aa、4bb、侧壁5a、5b、5c、5d的表面上层叠膜厚约50埃的由氧化硅膜、氮化硅膜、氧化膜和氮化膜的复合膜(ON膜)构成的电介质膜13。再者，通过在该电介质膜13的表面上形成由膜厚约1500埃的掺杂多晶硅膜构成的单元板14，可得到图3(a)中示出的电容器15a、15b。
通过得到图3(a)中示出的半导体器件，与只由电极4aa、4bb构成存储节点的情况比较，通过形成侧壁5a、5b、5c、5d可扩大表面积，从而，可增大电容器15a、15b的电容。
在形成了侧壁5a、5b、5c、5d之后，使存储节点12a、12b的露出面的表面变得粗糙，可增大表面积，可增加电容器15a、15b的电容。
此外，由于存储节点12a、12b的上端部为圆形，故具有能抑制因电场集中而产生的耐压变坏和漏泄电流的效果。
此外，即使在厚膜堆积(stack)型的没有存储节点12a、12b与接触点3a、3b的重叠裕量的情况下，通过形成由导电物质构成的侧壁5a、5b、5c、5d，也可得到良好的连接状态，这一点与实施例1的说明相同。
在上述的说明中，示出了侧壁5a、5b、5c、5d由于掺杂多晶硅膜构成的情况，但也可用其他物质、例如掺杂非晶硅构成，也可用Ta、Ti、TiN、Pt、Ru、RuO等金属来构成。此外，也可使用下述方法在用不包含杂质的多晶硅形成了侧壁5a、5b、5c、5d之后，通过例如在50keV、4×1015/cm2、注入角度为7度的条件下注入砷(P型的情况)形成导电性物质。
关于电介质膜13，除了氧化硅膜、氮化硅膜、ON膜之外，也可以是例如Ta2O5、(Ba,Sr)TiO3等高电介质膜，或BaTiO3、SrTiO3、PbTiO3、PbZrO3、LiNbO3、PZT、PLZT等强电介质膜。
此外，如图3(b)所示，通过形成表面变得粗糙的存储节点12aa、12bb，也可谋求增大电容器15a、15b的电容。
其它方面，不用说根据所应用的器件，可改变构成要素的尺寸。
实施例3其次，说明本发明的实施例3。
在本实施例3中，说明具有其电容比实施例2中示出的电容器15a、15b更大的电容器的半导体器件。
在图4中，符号16a、16b表示用膜厚小于附着于侧面的侧壁5a、5b、5c、5d的高度方向的尺寸的导电物质形成的电极，17a表示由附着于电极16a和其侧剖面形成的侧壁5a、5b构成的圆柱状存储节点，17b表示由附着于电极16b和其侧剖面形成的侧壁5c、5d构成的圆柱状存储节点。
再有，在图面上分别对侧壁5a和5b、5c和5d附以不同的符号，但例如侧壁5a和5b是连续的物质，作为沿电极16a的外周在高度方向上延伸的圆柱状体而形成。关于侧壁5c、5d也一样。
此外，符号18a、18b分别表示由存储节点17a、17b和电介质膜13、单元板14构成的电容器。
其次，说明图4中示出的半导体器件的制造方法。
首先，按实施例1中示出的制造方法、即图2(a)～图2(c)的工序的顺序进行处理，在半导体衬底1上的绝缘膜2中对接触孔9进行开口。
其后，如图5(a)所示，利用CVD法以约1500埃的膜厚层叠掺杂多晶硅膜16，填充接触孔9的内部，得到接触点3a、3b。进而，以约6000埃的膜厚层叠BPTEOS膜19，在其表面上形成相当于电极16a、16b的形状的抗蚀剂图形20。邻接的两个抗蚀剂图形20间的距离定为最小取样尺寸(0.25μm)。
其次，如图5(b)所示，以抗蚀剂图形20作为刻蚀掩模，对BPTEOS膜19和掺杂多晶硅膜16进行刻蚀，在该刻蚀中例如采用ECR装置并使用CHF3、Ar、O2的混合气体，在能确保对于氧化硅膜的充分的刻蚀选择比的条件下进行处理，得到BPTEOS图形19a、19b、电极16a、16b。
利用该刻蚀，对在接触点3a、3b的上部没有与抗蚀剂图形20重叠的区域、即相当于重叠的偏移的区域进行过刻蚀，形成凹槽A、B。除去抗蚀剂图形20。
其后，如图5(c)所示，在绝缘膜2、BPTEOS图形19a、19b、电极16a、16b、接触点3a、3b的已露出的表面上以约1500埃的膜厚层叠掺杂多晶硅膜，通过例如利用RIE法进行内刻蚀形成侧壁5a和5b、5c和5d。
关于本实施例3的半导体器件，也与实施例1中示出的情况相同，通过形成该侧壁5b、5d来埋置接触点3a、3b的上部的凹槽A、B，实际的接触点3a、3b的表面处于比绝缘膜2的表面高的位置。此外，对于即使因重叠的偏移而处于不重叠的状态的电极16b和接触点3b，通过由导电物质构成的侧壁5d也可得到良好的电连接。
在该阶段中，可得到由侧壁5a、5b和电极16a构成的圆柱状存储节点17a和由侧壁5c、5d和电极16b构成的圆柱状存储节点17b。
其后，利用刻蚀有选择地除去电极16a、16b上的BPTEOS图形19a、19b。再有，为了确保依据器件与其它的构成要素的选择比，即使使用BPTEOS以外的物质来形成相当于BPTEOS图形19a、19b的图形也没有问题。
以后的工序与实施例2的电介质膜13和单元板14的形成工序相同，至少在侧壁5a、5b、5c、5d、电极16a、16b的已露出的表面上通过依次形成电介质膜13、单元板14，可得到图4中示出的那种包含电容器18a和18b的半导体器件。
这样的半导体器件由于使存储节点17a、17b的电极16a、16b一侧的侧面露出而作成圆柱状，故可增大表面积。因而，具有下述效果将存储节点17a、17b间的距离作成小于最小取样尺寸的尺寸，在高集成化的状态下，可高效率地增大电容器18a和18b的电容。
此外，与在实施例2中图3(b)所示的情况相同，通过使存储节点17a、17b的表面变得粗糙，不用说可得到电容更大的电容器18a和18b。
以下记述关于本发明的各个方面的效果。
按照本发明的第1方面和第2方面的半导体器件，具有下述效果即使在接触点与导电体图形由于光刻的重叠的偏移而不重叠的情况下，由于使由导电性物质构成的侧壁附着于导电体图形的侧面，故可有效地增大导电体图形的宽度，可通过该侧壁很好地进行两者的电连接。此外，在因重叠的偏移而造成接触点的上部被过刻蚀从而产生凹槽的情况下，由于构成侧壁的导电物质填充凹部部分，故可得到良好的电特性。
此外，按照本发明的第3方面的半导体器件，通过形成由导电体图形和导电性的侧壁构成的布线，在以最小取样尺寸连续地配置多个导电体图形的情况下，可不扩展元件形成区域而有效地将布线宽度增加侧壁的水平方向的尺寸，并可缩小布线间距离。
再者，按照本发明的第4方面的半导体器件，可降低接触点与存储节点的重叠的偏移的影响，可实现良好的电连接，在该基础上可得到包含高集成化的电容器的半导体器件。
此外，按照本发明的第5方面的半导体器件，通过形成圆柱状存储节点，可得到包含大电容的电容器的半导体器件。
再者，按照本发明的第6方面的半导体器件，在以最小取样尺寸连续地配置多个导电体图形的情况下，可不扩展元件形成区域而有效地将布线宽度增加侧壁的水平方向的尺寸，可缩小布线间距离。
此外，按照本发明的第7方面的半导体器件，通过使存储节点的表面变得粗糙，可得到包含更大的电容的电容器的半导体器件。
再者，按照本发明的第8方面的半导体器件的制造方法，具有下述效果通过形成导电性的侧壁可修正接触点与导电体图形的重叠的偏移，进而，可不增大布线的间距而增大布线宽度。
此外，按照本发明的第9方面的半导体器件的制造方法，可降低接触点与存储节点的重叠的偏移的影响，可实现良好的电连接，在该基础上可得到包含高集成化的电容器的半导体器件。
再者，按照本发明的第10方面的半导体器件的制造方法，可降低接触点与存储节点的重叠的偏移的影响，可实现良好的电连接，在该基础上通过形成圆柱状的存储节点，可得到包含更大电容的电容器的半导体器件。
此外，按照本发明的第11方面的半导体器件的制造方法，即使在因重叠的偏移接触点上表面与导电体图形或存储节点不重叠的情况下，经由在导电体图形或存储节点的侧面以框状形成的导电性侧壁可实现与接触点的良好的电连接。
权利要求
1．一种半导体器件，其特征在于，包括在衬底上层叠的绝缘膜；由导电物质构成的接触点，该导电物质形成于上述绝缘膜的内部，埋置于从上述绝缘膜的底面到上表面形成的接触孔中；在所述绝缘膜上形成的导电体图形；以及在所述导电体图形的侧面以框状形成的导电物质构成的侧壁，所述导电体图形与所述接触点直接地或通过所述侧壁进行电连接。
2．如权利要求1所述的半导体器件，其特征在于将在导电体图形的侧面以框状形成的侧壁配置在接触点上，将所述侧壁的一部分埋置于接触孔内。
3．如权利要求1所述的半导体器件，其特征在于导电体图形和侧壁构成布线。
4．如权利要求1所述的半导体器件，其特征在于还包括在导电体图形和侧壁的表面上层叠的电介质膜和在所述电介质膜的表面上层叠的单元板，所述导电体图形和所述侧壁构成存储节点，并具有由所述存储节点、所述电介质膜、所述单元板构成的电容器。
5．如权利要求4所述的半导体器件，其特征在于导电体图形的膜厚比侧壁的垂直方向的尺寸小，所述导电体图形和所述侧壁构成圆柱状存储节点。
6．如权利要求1～5的任一项所述的半导体器件，其特征在于相邻的两个导电体图形间的距离相当于最小尺寸，在所述两个导电体图形相对的两侧的侧面上以框状形成的侧壁间的距离比最小尺寸小。
7．如权利要求4～5的任一项所述的半导体器件，其特征在于与电介质膜相接的存储节点的表面成为粗糙的状态。
8．一种半导体器件的制造方法，其特征在于，包括在衬底上层叠的绝缘膜中，从所述绝缘膜的上表面到底面对接触孔进行开口的工序；在所述绝缘膜上层叠导电性物质的同时，用所述导电性物质填充所述接触孔的内部以得到接触点的工序；在所述导电性物质上经过光刻工序在所述接触点的上方形成抗蚀剂图形的工序；以所述抗蚀剂图形为刻蚀掩模，对所述导电性物质有选择地进行各向异性刻蚀以得到导电体图形，然后除去所述抗蚀剂图形的工序；在包含所述导电体图形的表面和所述接触点的所述绝缘膜的表面上层叠导电膜的工序；以及以所述绝缘膜的表面为刻蚀中止层，对所述导电膜进行各向异性刻蚀，留下附着于所述导电体图形的侧面的导电性的侧壁的工序。
9．如权利要求8所述的半导体器件的制造方法，其特征在于还包括在由导电体图形和侧壁构成的存储节点的表面上形成电介质膜的工序和在所述电介质膜上形成单元板的膜的工序，形成由所述存储节点、所述电介质膜、所述单元板构成的电容器。
10．一种半导体器件的制造方法，其特征在于，包括在衬底上层叠的绝缘膜中，从所述绝缘膜的上表面到底面对接触孔进行开口的工序；在所述绝缘膜上层叠导电性物质的同时，用所述导电性物质填充所述接触孔的内部以得到接触点的工序；在所述导电性物质上形成掩模层的工序；在所述掩模层上经过光刻工序在所述接触点的上方形成抗蚀剂图形的工序；以所述抗蚀剂图形为刻蚀掩模，对所述掩模层和所述导电性物质有选择地进行各向异性刻蚀以得到掩模和导电体图形，然后除去所述抗蚀剂图形的工序；在包含所述掩模和所述导电体图形的表面和所述接触点的所述绝缘膜的表面上层叠导电膜的工序；以所述绝缘膜的表面为刻蚀中止层，对所述导电膜进行各向异性刻蚀，留下附着于所述掩模和所述导电体图形的侧面的导电性的侧壁，得到由所述导电体图形和所述侧壁构成的圆柱状存储节点的工序；在所述圆柱状存储节点的表面上层叠电介质膜的工序；以及在所述电介质膜的表面上层叠单元板的工序。
11．如权利要求8、10的任一项所述的半导体器件的制造方法，其特征在于在接触点的上表面的至少一部分与导电体图形不重叠的情况下，通过介入在所述导电体图形的侧面以框状形成的侧壁，对所述接触点与所述导电体图形进行电连接。
全文摘要
存在因重叠的偏移而不能得到接触点与在接触点上配置的布线的良好的电连接的情况。通过在接触点上打算配置的布线的侧面附着形成由导电性物质构成的侧壁,在发生重叠的偏移的情况下也可经由侧壁得到良好的电连接状态。再者,将布线和侧壁作为存储节点,通过层叠电介质膜、单元板可得到电容器,由于通过在存储节点的上部形成侧壁而成为圆形的状态,故成为可抑制电场集中的结构。
文档编号H01L27/108GK1215910SQ98116150
公开日1999年5月5日 申请日期1998年7月22日 优先权日1997年10月29日
发明者富田和朗 申请人:三菱电机株式会社