专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种能提高半导体器件的上层的层覆盖率的半导体器件及其制造方法。
图6是一个半导体器件的剖面图，在特开平8-306664号公报中已有说明。图6中，上层布线105在接触点103之上，布线宽度差不多等于接触点直径，接触点103贯穿在半导体衬底101上的层间绝缘膜102而形成，密接层图形104在上层布线105与接触点103之间形成，其图形宽度大于布线宽度。
密接层图形104与相当于上层布线105和侧壁107底面的面积密接，侧壁107密接在上层布线105和保护图形106的侧面，保护图形106在上层布线105之上经图形刻蚀而形成。
这样形成的半导体器件中，使密接层图形104的宽度大于上层布线105的布线宽度。因而，即使在上层布线105和接触点103之间的重叠错位，也能形成很好的连接。
图6所示的半导体器件中，由绝缘膜构成的保护图形106层叠在上层布线105之上，密接在层间绝缘膜102表面上的侧壁107的水平方向的尺寸，通过增加侧面的垂直方向的尺寸获得，因为侧壁107就密接在侧面，由此增加重叠错位的修正范围。
然而，如果上层布线105和保护图形106的总厚度越增加，层间绝缘膜102跟上层布线105和保护图形106之间的表面台阶差就越大。结果就难以形成复盖率很好的上层。
此外，图6所示的半导体器件中，在并列配置多条上层布线105的情况下，如果将布线间距离缩成最短，则布线通过密接层图形104会短路。为避免这一问题，可以考虑一种方法，使布线之间有足够的间隔。但半导体器件又难以获得高集成度。
本发明为解决上述问题而提出，其目的在于得到一种良好的半导体器件，它可以形成复盖率良好的上层，其中包括表面台阶差减小了的上层布线，并连续配置多条上层布线，即使布线间的距离减到最小尺寸，布线之间也不会短路。
本发明第一方面所述的一种半导体器件，包含在衬底上层叠的层间绝缘膜；在上述层间绝缘膜上经图形刻蚀的上层布线；以及密接于上述上层布线的侧面上形成的侧壁，上述侧壁由绝缘材料构成。
本发明第二方面所述的半导体器件，除了第一方面的构成外，进而包括单元板(cell plate)，它通过介电膜层叠在包含上层布线和侧壁表面的区域上；还包括一电容器，它由上述上层布线、上述介电膜和上述单元板构成。
本发明第三方面所述的相当于本发明第一方面或第二方面的半导体器件结构，其中上层布线为势垒金属和导电布线图形的层叠结构，上述势垒金属与贯穿层间绝缘膜的接触点相连。
本发明第四方面所述的相当于本发明第一方面或第二方面的半导体器件结构，其中贯穿层间绝缘膜的接触点的第一区与上层布线重叠，在低于上述第一区表面的形成位置形成一表面，在与上述上层布线不重叠的上述接触点的第二区上产生凹部，侧壁的一部分被埋进上述凹部。
本发明第五方面所述的半导体器件制造方法，包括在衬底上层叠层间绝缘膜的工序；在上述层间绝缘膜的表面上刻蚀上层布线图形的工序；在包含上述上层布线表面的上述层间绝缘膜表面上层叠绝缘膜的工序；以及对上述绝缘膜进行各向异性腐蚀而获得密接在上述上层布线侧面的侧壁的工序。
本发明第六方面所述的半导体器件制造方法，除本发明第五方面的半导体器件制造方法外，还包括在包含上层布线和侧壁表面的区上层叠介电膜的工序和在上述介电膜表面上形成单元板的工序，由此获得由上述上层布线、上述介电膜和上述单元板构成的电容器。
图1示出本发明第一实施例的半导体器件。
图2示出本发明第一实施例的半导体器件制造工序。
图3示出本发明第二实施例的半导体器件。
图4示出本发明第三实施例的半导体器件。
图5示出本发明第四实施例的半导体器件。
图6示出现有技术。
第一实施例本发明的第一实施例叙述如下。
图1示出根据本发明第一实施例形成的半导体器件的剖面结构，其中，在衬底上的层间绝缘膜表面上对上层布线进行图形刻蚀，在上层布线的上表面形成复盖率良好的上层。
图1中，1代表半导体衬底，2代表半导体衬底1上层叠的层间绝缘膜，3代表由贯穿层间绝缘膜2形成的导电材料构成的接触点，4代表势垒金属，在层间绝缘膜2上对其进行图形刻蚀，并配置成与接触点3相接，5代表在势垒金属4的上层层叠的布线图形。上层布线6由势垒金属4和布线图形5构成。
另外，上层布线6的侧面由绝缘材料构成的侧壁7所复盖。由于形成侧壁7，上层布线6和层间绝缘膜2之间的表面台阶差成为平缓的斜坡。结果，就可在上层布线6的表面上形成复盖率良好的上层8。
图1所示的制造半导体器件的方法将参考图2来描述。
首先，如图2(a)所示，在半导体衬底1的表面区形成有源元件。然后，层叠层间绝缘膜2，它由约为6000埃厚的二氧化硅膜构成。此后，形成贯穿层间绝缘膜2的接触孔，以部分地暴露有源元件表面。继之，通过层叠填埋掺杂多晶硅，这样就获得接触点3。留在层间绝缘膜2表面的掺杂多晶硅用CMP研磨(化学机械抛光)除去。
然后，在层间绝缘膜2的表面形成势垒金属层4a。势垒金属层4a由约为500埃厚的氮化钛膜和300埃厚的钛膜层叠膜构成。另外，在势垒金属层4a的表面上层叠约为1000埃厚的钨层5a。此后，在钨层5a的表面形成一形状相当于上层布线6的抗蚀剂图形9。
如图2(b)所示，用抗蚀剂图形9作为刻蚀掩模，对钨层5a和势垒金属层4a依次进行各向异性刻蚀，刻蚀上层布线6的图形。刻蚀之后除去抗蚀剂图形9。
然后，如图2(c)所示，层叠厚约为1500埃的TEOS(四乙原硅酸盐)氧化膜7a。
如图2(d)所示，对TEOS氧化膜7a用RIE(反应离子刻蚀)法进行刻蚀，获得密接在上层布线6的侧面的侧壁7。
侧壁7的表面从上层布线6的上表面缓慢倾斜到层间绝缘膜2的表面。
侧壁7的最大垂直方向尺寸相当于上层布线6的膜厚，所以与图6所示的现有技术相比，垂直方向尺寸可以减少保护性图形106的膜厚，这样既可减小表面台阶差，又可减小侧壁7的表面倾斜角，由此而能获得平坦的表面。
其次，在上层布线6、侧壁7和层间绝缘膜2的表面上层叠上层8时，由于该上层8的层叠面就比较平坦，从而可进行覆盖率好的成膜。
另外，如图1和图2所示，在多条上层布线6接近配置，而且把布线间距离设定为最小的情况下，如果用导电材料形成侧壁7，就存在通过侧壁引起布线短路的不良情况，但是，对于第一实施例的半导体器件，侧壁7由绝缘材料构成，故毋须担心短路。
由导电材料构成的密接层图形不与侧壁7的底面密接，所以，也毋须担心布线短路问题。
根据以上说明，侧壁7是由，TEOS氧化膜构成的绝缘膜构成，但同样可用其他非导电材料，例如也可用氮化硅膜、氮化硅膜和氧化硅膜的复合膜。
对于布线图形5也同样，不限于钨，掺杂的多晶硅、Pt、WSi、TiSi、MoSi、Al、AlCu等，或其层叠膜同样可以采用。
构成接触点3的导电材料可由掺杂多晶硅构成外，同样也可由TiN、Ti、Pt、Ru、RuO2、WSi、TiSi、MoSi、Al、AlCu等或其层叠膜构成。第二实施例本发明第二实施例的半导体器件叙述如下。
在第一实施例中，仅示出通过在上层布线6的侧面形成绝缘性侧壁7而谋求表面平坦化之例，而第二实施例的特征在于将上层布线6用作构成DRAM存储单元的电容器存储节点，通过介电膜在上层布线6上形成单元板。
图3为本发明第三实施例的半导体器件的剖面图，图中，10表示层叠在上层布线6的表面上的介电膜，11表示介电膜10的表面上层叠的单元板，由上层布线6、介电膜10和单元板11构成电容器12。此外，与为了说明而已经使用的符号相同的符号表示同一或相当的部分。
图3所示的半导体器件是根据实施例1的图2的制造流程，在形成上层布线6与侧壁7之后，通过在其表面层叠厚约为500埃的BST(BaSrTiO)膜构成的介电膜10，再层叠1000埃左右的Pt作为单元板11而获得的；由上层布线6及介电膜10与单元板11构成电容器12。
如图3所示，上层布线6用作电容器12的存储节点时，在上层布线6的侧面形成侧壁7，表面可做到平坦，故介电膜10能以良好的复盖率成膜。
如第一实施例所述，即使邻接的上层布线6间的距离为最小，因侧壁7由绝缘材料构成，故不存在两者短路的问题。而且也不在侧壁7的下部形成导电密接层图形，对此也不用担心短路。
如上所述，采用BST(BaSrTiO)膜作介电膜10，这不过仅为一例，除此之外，也可采用如氧化膜、氮化膜、氧化膜与氮化膜的复合膜，而且，还可采用氧化钽(Ta2O3)或(Ba,Sr)TiO3等高介电膜，以及BaTiO3、SrTiO3、PbTiO3、LiNbO3、PZT、PLZT等强介电膜。第三实施例第一及第二实施例中已叙述，贯穿层间绝缘膜2配置的接触点3与上层布线6没有重叠错位，接触点3的上表面完全与上层布线6的底面连接。
本发明第三实施例中叙述接触点3与上层布线6的重叠有错位的情况。
图4(a)为本发明第三实施例的半导体器件剖面图。因为上层布线6与接触点3的重叠有错位，所以，接触点3的上表面有一部分与上层布线6不重合。
图4(a)中，符号13为构成上层布线6的导电膜，表示在由钨构成的布线图形5上表面层叠的势垒金属层，14表示接触点3的上部由刻蚀而成的凹部，形成由绝缘膜构成的侧壁7以便填埋这一凹部。此外，与为了说明而已使用的符号相同的符号表示同一或相当的部分。
如图4(b)所示，凹部14在接触点3的上表面，在与上层布线6不重合的区域挖掘而成。
到图4(b)为止的制造方法示于如下，贯穿半导体衬底1上的层间绝缘膜2开设接触孔，然后层叠用作势垒金属4及布线图形5的钨，填埋接触孔，获得接触点3。在成为布线图形5的钨的表面再层叠势垒金属层13。其次，用形状相当于上层布线6的掩模图形刻蚀在层间绝缘膜2的表面上层叠的多层导电膜图形。在该掩模图形形成时，在接触点3与掩模图形的重合产生错位的情况下，如图4(b)所示，对相当于错位的部分进行过刻蚀，从而形成凹部14。
如图4(b)所示，由于形成凹部14，在形成了上层布线6的阶段的表面台阶差增大了凹部14的深度的部分。如果在这一阶段打算形成上层的话，则复盖率变差。
因此，与第一实施例的情况相同，形成由绝缘膜构成的侧壁7以使表面平坦，同时，用绝缘膜填埋凹部14以便减小表面台阶差。结果可使上层8的复盖率改善，从而获得如图4(a)所示的半导体器件。
这样，即便接触点3与上层布线6的重合产生错位，由于绝缘材料构成的侧壁7密接在上层布线6的侧面而形成，所以表面可做到平坦，同时，也填埋了在接触点3的上部产生的凹部14，这就可减小表面台阶差。
因为侧壁7是由绝缘材料构成，所以邻接的上层布线6的间隔即便为最小，也毋须担心两者通过侧壁7短路。能可靠地实现多条上层布线6之间的绝缘。
再者，在第三实施例中，示出了同时进行贯穿层间绝缘膜2的接触孔的填埋和构成上层布线6的多层导电膜的层叠之例，然而，显而易见，如同第一实施例一样，在接触点3形成后，采用其他工序照样可层叠成为上层布线6的多层导电膜。第四实施例本发明的第四实施例叙述如下。
第四实施例的半导体器件跟第三实施例一样，是示出接触点3与上层布线6的重合产生错位的例子。与第二实施例一样，是示出用上层布线6作为构成电容器的存储节点之例。由在其他工序中层叠的导电材料构成接触点3与上层布线6。
用本发明第四实施例制作的半导体器件示于图5(a)。
图5(a)中，与为了说明而已经使用的符号相同的符号表示同一或相当的部分。挖去接触点3上表面的一部分，形成凹部14，填埋凹部14形成侧壁7。
在第四实施例中，也跟第三实施例一样，通过形成填埋凹部14的侧壁7来消除上层布线6和凹部14的底面之间的绝对台阶差，而且，上层布线6的上表面与层间绝缘膜2的上表面之间的台阶差部分的梯度就可减缓，这样，表面就能平坦。
从而，具有下述效果能以良好的覆盖率形成介电膜10及单元板11，能得到具有良好形状的电容器12。
另外，侧壁7由绝缘材料构成，故邻近的上层布线6的间隔即使做得最小，也不用担心两者通过侧壁7而短路，能可靠地实现上层布线6之间的绝缘。
上述图5(a)中示出了接触点3的上表面与层间绝缘膜2的表面的高度相等，这些面构成一个平坦的面之例。而图5(b)所示的情况则不一样，构成接触点3的导电材料与构成层间绝缘膜2的材料的刻蚀选择比不同，有时在接触孔填埋后进行内刻蚀时，对接触点3的上表面进行过刻蚀，使之低于层间绝缘膜2的上表面。
在这种情况下，如果接触点3与上层布线6的重合产生错位，则在接触点3的部分区域也形成凹部14，上层布线6的上表面与凹部14的底面间的台阶差进一步加大。然而，由于上层布线6的侧面形成侧壁7而可能减小台阶差，而且，因为能使表面更加平坦，故能以良好的复盖率形成介电膜10与单元板11等的上层。
图5(b)中示出了上层布线6作为构成电容器12的单元板，不用说，用作其他布线时也会有同样的效果。
根据本发明第一方面制造的半导体器件，绝缘侧壁在上层布线侧面形成，这样可减小上层布线与层间绝缘膜之间的绝对台阶差。而且可以减缓台阶差部分的梯度。结果，在包含上层布线与侧壁表面的层间绝缘膜上就可形成具有很好复盖率的上层。再者，侧壁是由绝缘膜构成的，因而也可防止邻近布线之间短路。
根据本发明第二方面制造的半导体器件，当上层布线作为存储节点，介电膜和单元板层叠在上层布线上而形成电容器时，因为上层布线侧面的侧壁表面缓慢倾斜，且表面平坦，故能以良好的覆盖率进行成膜。
根据本发明第三方面制造的半导体器件，除本发明的第一方面或第二方面所获得的效果外，还有如下效果上层布线和半导体衬底可以通过层间绝缘膜上形成的接触点进行电连接。而且上层布线是由布线图形和在布线图形底面上成膜的势垒金属所构成，这样，接触点和上层布线可以连接得很好。
根据本发明第四方面制造的半导体器件，即使在上层布线和贯穿层间绝缘膜的接触点之间形成重叠错位，从而在接触点的上部位产生凹部，通过用侧壁填埋该凹进部分也可减小表面台阶差，且表面可以平坦。结果，能以良好的复盖率形成配置在上层布线上的上层。
根据本发明第五方面的半导体器件制造方法，在上层布线形成之后，通过在上层布线侧面上形成绝缘性侧壁的工序，可使表面平坦。这样一来，在下一个工序层叠的上层的层覆盖率可得到改进。
根据本发明第六方面的半导体器件制造方法，除本发明的第五方面半导体器件制造方法所获得的效果外，还有如下效果将上层布线用作电容器的存储节点，能以良好的复盖率将介电膜层叠在由上层布线和存储节点构成的平坦表面上。
权利要求
1．一种半导体器件，其特征在于包含在衬底上层叠的层间绝缘膜；在上述层间绝缘膜上经图形刻蚀的上层布线；以及密接于上述上层布线的侧面上而形成的侧壁，上述侧壁由绝缘材料构成。
2．根据权利要求1中所述的半导体器件，其特征在于包含单元板，它通过介电膜层叠在包含上层布线和侧壁表面的区域上；还包含一电容器，它由上述上层布线、上述介电膜和上述单元板构成。
3．根据权利要求1或2中所述的半导体器件，其特征在于上层布线为势垒金属和导电布线图形的层叠结构，上述势垒金属与贯穿层间绝缘膜的接触点相连。
4．根据权利要求1或2中所述的半导体器件，其特征在于贯穿层间绝缘膜的接触点的第一区与上层布线重叠，在低于上述第一区表面的形成位置形成一表面，在与上述上层布线不重叠的上述接触点的第二区上产生凹部，侧壁的一部分被上述凹部填埋。
5．一种半导体器件的制造方法，其特征在于，包括下列工序在衬底上层叠层间绝缘膜的工序；在上述层间绝缘膜的表面上对上层布线进行图形刻蚀的工序；在包含上述上层布线表面的上述层间绝缘膜表面上层叠绝缘膜的工序；以及对上述绝缘膜进行各向异性刻蚀而获得密接在上述上层布线侧面的侧壁的工序。
6．根据权利要求5中所述的半导体器件制造方法，其特征在于包括在包含上层布线及侧壁的表面的区域上层叠介电膜的工序和在上述介电膜表面上形成单元板的工序，获得由上述上层布线、上述介电膜和上述单元板构成的电容器。
全文摘要
在层间绝缘膜上经图形刻蚀的上层布线上进一步形成上层时可获得良好的覆盖率。通过在层间绝缘膜上经图形刻蚀的上层布线的侧面密接地形成由绝缘性物质构成的侧壁,减缓上层布线与层间绝缘膜之间的台阶差的梯度。通过使包含上层布线与侧壁表面的上层的层叠面变得平坦,进一步改善在上层上形成的更上层的层覆盖率。
文档编号H01L21/8246GK1219753SQ9811856
公开日1999年6月16日 申请日期1998年9月3日 优先权日1997年12月10日
发明者冨田和朗 申请人:三菱电机株式会社