沉积工艺同步化的方法及设备的制造方法
【技术领域】
[0001] 本发明的实施方式大体涉及在物理气相沉积工艺过程中控制处理条件。
【背景技术】
[0002] 集成电路已经发展成能在单一芯片上包括数以百万计的部件（例如晶体管、电容 器及电阻器）的复杂装置。芯片设计的演变不断地要求更快的电路和更高的电路密度。对 更高电路密度的要求必须要减小集成电路部件的尺寸。由于尺寸减小，集成芯片基板的处 理变得越来越有挑战性。
[0003] 例如，在传统的基板处理中，在将导电材料填充于基板特征之前，先将薄的材料层 施加于基板特征的内表面。在理想的情况下，薄层在整个特征上会是一致的，同时最小化悬 垂部分（overhang)(在特征开口表面上的多余材料），悬垂部分会缩小特征开口的大小，或 完全封闭所述开口（不理想地留下被困在特征内的气隙或孔洞）。由于集成电路部件的尺 寸减小，于是特征高度与特征宽度的深宽比增高，进一步加剧了一致地沉积薄层的挑战。
[0004] 通常用于制造具有此种高深宽比特征的集成电路的典型工艺包括在特征的底部 沉积材料以及再溅射材料，以促进所述材料从特征底部到特征侧壁的重新分布。此举是使 用导向基板的高能离子来完成的。不幸的是，此方法可能会导致下面的层和基板本身损坏， 尤其是在特征的底部以及角或斜角（bevel)的损坏。此种损坏造成明显的线电阻增加以及 可靠性衰退。此外，典型工艺的不利结果包括悬垂部分堆积，悬垂部分堆积可能会封闭特 征，并且在特征的几何形状更小时（例如在更高的深宽比时）影响变得更为普遍。
[0005] 此外，发明人已经观察到，由于与电源相关的信号处理延迟，试图通过控制DC(直 流）、RF(射频）功率和电磁电流而改变离子密度和能量来解决上述问题造成了整个晶片以 及晶片与晶片间的膜厚度变化。
[0006] 因此，本发明人提供了用以于高深宽比的特征的内表面形成薄材料层的改良方 法。
【发明内容】
[0007] 本文中提供用于处理基板的方法及设备。在一些实施方式中，用于在处理腔室中 处理基板的方法，用于在处理腔室中处理基板的方法及设备，包括：由同步控制器从工艺控 制器接收用于一或多个装置的工艺控制参数，以进行第一腔室工艺；由所述同步控制器确 定发送所述工艺控制参数中的每个工艺控制参数到所述一或多个装置的时间；对于所述一 或多个装置中的每个装置，由所述同步控制器使用与所述一或多个装置中的每个装置相关 联的特定信号处理延迟来调整所确定的发送所述工艺控制参数中的每个工艺控制参数的 时间；及由所述同步控制器在调整后的时间发送所述工艺控制参数到所述一或多个装置中 的每个装置，以进行所述第一腔室工艺，其中所述同步控制器包括一或多个输出通道，每个 通道直接耦接至所述一或多个装置中之一。
[0008] 在一些实施方式中，一种基板处理系统包括同步控制器，所述同步控制器具有一 或多个输入端及一或多个输出通道，所述一或多个输入端用以从工艺控制器接收一或多个 装置的工艺控制参数，每个输出通道直接耦接至所述一或多个装置中之一，其中所述同步 控制器被设置以（a)接收所述工艺控制参数，及（b)发送所述工艺控制参数到所述一或多 个装置，使得所述一或多个装置中的每个装置大致上在相同的时间接收到所述工艺控制参 数，以进行第一腔室工艺。
[0009] 在一些实施方式中，一种用于在具有一或多个特征的基板上形成层的方法包括： 使用第一能量工艺体系（regime)在第一层上进行第一基板工艺，以用第一材料建造所述 一或多个特征的底部部分；及使用第二能量工艺体系在所述第一层上进行第二基板工艺， 以使所述第一材料从所述一或多个特征的所述底部部分再分布至所述一或多个特征的侧 壁，其中所述第二能量工艺体系高于所述第一能量工艺体系。
【附图说明】
[0010] 能通过参照附图中绘示的本发明的说明性实施方式来了解以上简要概述的且以 下更加详细论述的本发明的实施方式。然而应注意的是，附图仅示出本发明的典型实施方 式，因而不应将附图视为是对本发明范围作限制，因为本发明可允许其他同等有效的实施 方式。
[0011] 图1依据本发明的一些实施方式绘示用于处理半导体基板的方法。
[0012] 图2A-2F为依据本发明的一些实施方式的在处理工序的不同阶段期间基板的说 明性截面图。
[0013] 图3依据本发明的一些实施方式绘示适用于处理半导体基板的设备。
[0014] 图4A为在基板处理中用于控制支持系统的传统控制系统的示意图。
[0015] 图4B为图示与在基板处理中用于控制支持系统的传统控制系统相关联的示例性 信号延迟的图。
[0016] 图5为依据本发明的一些实施方式的包括独立的同步控制器的示例性控制系统 的示意图。
[0017] 图6依据本发明的一些实施方式绘示用于同步控制与半导体基板处理相关联的 支持系统的方法。
[0018] 为了便于理解，已尽可能使用相同的标记数字来表示各图共有的相同元件。附图 并未依比例绘制，并且可以为了清晰而简化附图。应想到的是，可有益地将一个实施方式的 元件和特征并入其他实施方式中而不需进一步详述。
【具体实施方式】
[0019] 在离子化物理气相沉积（PVD)铜工艺中，金属离子被从靶材源材料加速并沉积进 入形成于基板上的过孔和沟槽结构（即特征）。本发明人已经发现，通过改变离子密度和能 量，可以通过调整离子/中性金属比、轨迹以及溅射产率来调制特征的阶梯覆盖（例如沉积 在水平表面上的材料厚度与沉积在垂直表面上的材料厚度相比）。通常PVD铜沉积工艺在 高金属离子比例体系中以不同的离子能量操作。通过改变进来的离子的能量得以实现独特 的工艺体系。在中等离子能量工艺体系中，观察到高的底部沉积工艺并且在基板上有最少 的再溅射。在更高的能量工艺体系中，离子可能会物理地蚀刻基板。本发明人已经发现，在 多步骤的工艺中结合中等能量工艺和高等能量工艺对于铜离子回流或电化学沉积或电镀 (ECP)缝隙填充可以实现良好的阶梯覆盖，同时最小化或防止基板或特征损坏。
[0020] 此外，本发明人还观察到，通过同步工艺参数（例如磁控管的位置、电磁电流、DC 和RF功率）的发送，能实现沉积性能（阶梯覆盖、均匀性）、工艺结果的可重复性以及硬件 部件的可靠性的改良。通过使用独立可编程的逻辑控制器来同步工艺参数的发送，能大大 减少例如关于控制电源的延迟时间。具体而言，在实施方式中，DC和RF电源响应时间的同 步已经从例如300毫秒的延迟改良到30毫秒的延迟。本发明人还观察到，通过同步DC和 RF电源的响应时间，基板晶片边缘的均匀性已经得到了改善，例如从7%改善至2. 5%。此 夕卜，在至少一些实施方式中，晶片与晶片之间的可重复性也得到类似幅度的改善。此外，通 过同步工艺参数到工艺装置的发送，可以通过更精确地控制某些装置何时打开和关闭来防 止工艺腔室内的电弧。
[0021] 图1依据本发明的一些实施方式绘示用于处理基板的方法100。图2A至2F为在图 1中描述的方法的不同阶段期间基板的说明性截面图。可以在具有DC和射频（RF)电源的 任何适合的基板处理腔室中执行方法100,比如下文所描述和图3中绘示的处理腔室300。
[0022] 方法100开始于步骤102,在步骤102提供具有特征的基板200,所述特征例如形 成在基板200中的开口 212,如图2A所绘示。基板200可以是任何适合的基板，比如硅基 板、III-V族化合物基板、硅锗（SiGe)基板、外延基板、绝缘体上硅（SOI)基板、显示器基板 (比如液晶显示器（IXD)、等离子体显示器、电致发光（EL)灯显示器）、发光二极管（LED)基 板、太阳能电池阵列、太阳能面板或类似基板。在一些实施方式中，基板200可以是半导体 晶片（例如200毫米、300毫米、450毫米或类似的硅晶片）。
[0023] 在一些实施方式中，基板200可以包含一或多个层，例如比如形成于介电层202上 的体介电层206,如图2A所绘示。导电特征204可形成在介电层202的上区域中，以使得导 电特征204的上表面可以通过形成在体介电层206中的开口 212而暴露。举例来说，可以 进行过孔/沟槽蚀刻工艺而在体介电层206中界定开口 212,从而暴露出导电特征204的上 表面。导电特征204可以由任何适合的导电材料制成。例如，对于铜互连，导电特征204可 以是嵌入介电层202的铜层。在一些实施方式中，导电特征204可以由诸如铜、铝、钨或类 似金属、上述金属的合金或上述金属的组合制成。
[0024] 体介电层206和介电层202可以由相同或不同的介电材料制成。在一些实施方式 中，所述介电材料可以包含氧化娃（Si02)、氮化娃（SiN)、低k材料或类似材料。所述低k材 料可以是碳掺杂的介电材料（比如碳掺杂的氧化硅（SiOC)、可从加州圣克拉拉市应用材料 公司（AppliedMaterials,Inc.ofSantaClara,Californ