半导体器件和处理方法
【专利说明】半导体器件和处理方法
[0001]相关申请
本申请是部分继续申请且根据美国法典第35条120款要求当前待决的2012年10月9日提交的美国申请序号13/647,480的权益，并且此外涉及2013年10月9日提交的德国专利申请号10 2013 111 154.8且根据美国法典第35条119款要求其优先权，其所有的内容被整体地通过弓I用结合到本文中。
技术领域
[0002]各种实施例涉及半导体器件和用于处理半导体器件的方法。
【背景技术】
[0003]一种类型的半导体器件是诸如沟槽晶体管之类的沟槽器件，例如沟槽场效应晶体管(FET)或沟槽绝缘栅双极晶体管(IGBT)。具有高或非常高的集成密度的沟槽器件可包括大量(例如数千、数万、数十万或数百万或者甚至更多)的单元(cell)，其有时也被称为单元场(cell field)。单元场中的一个或几个有缺陷单元可能已经影响器件的操作行为且甚至可能使得器件不可使用。因此，可能期望在器件的预先测试中(例如在前端处理阶段中)检测到具有有缺陷单元的器件，例如以便防止有缺陷器件被递送给客户。在本上下文中，可能期望对被耦合到单元的一个或多个接触焊盘施加单个测试电位。
【发明内容】
[0004]根据各种实施例，一种用于处理半导体器件的方法可包括:
提供具有第一焊盘和与第一焊盘电分离的第二焊盘的半导体器件；
向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位；以及在施加所述至少一个电测试电位之后将第一焊盘和第二焊盘相互电连接。
[0005]根据各种实施例，一种半导体器件可包括:
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；以及导电层，设置在第一焊盘和第二焊盘的至少一部分上且将第一焊盘电连接到第二焊盘。
[0006]根据各种实施例，一种用于处理半导体器件的方法可包括:
提供半导体器件，其具有第一焊盘、第二焊盘以及耦合在第一焊盘与第二焊盘之间且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换的开关元件；
在开关元件处于第二状态时向第一和第二焊盘中的至少一个施加至少一个电测试电位；以及
在向第一和第二焊盘中的所述至少一个施加所述至少一个电测试电位之后将开关元件从第二状态切换至第一状态。
[0007]根据各种实施例，一种半导体器件可包括:
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；
开关元件，被电耦合在第一焊盘和第二焊盘之间，并且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换。
【附图说明】
[0008]在图中，相似的参考字符遍及不同的视图一般地指的是相同部分。附图不一定按比例，而是一般地将重点放在说明本发明的原理上。在以下描述中，参考以下的图来描述本发明的各种实施例，在所述附图中:
图1A示出供一个或多个实施例使用的示例性半导体器件的截面图，并且图1B示出了沿着图1A中的线A— A’的截面图；
图1C示出了供一个或多个实施例使用的另一示例性半导体器件的截面图；
图2至5示出了供一个或多个实施例使用的另一示例性半导体器件的截面图；
图6A示出了图示出沟槽晶体管的击穿电压对重复雪崩脉冲数目的相关性的图；
图6B示出了图示出用于无缺陷晶体管单元和有缺陷晶体管单元的击穿电压的相关性的图；
图7A示出了根据各种实施例的测试方法；
图7B示出了根据各种实施例的测试方法；
图8示出了根据各种实施例的测试装置；
图9示出了具有各种单元缺陷的半导体器件，并且进一步示出电扫描曲线，用于图示出一个或多个实施例的方面；
图10示出了供一个或多个实施例使用的示例性半导体器件的截面图；
图11示出了根据各种实施例的测试方法；
图12示出了根据各种实施例的用于处理半导体器件的方法；
图13A和13B示出了根据各种实施例的第一处理阶段期间的半导体器件；
图14A和14B示出了根据各种实施例的第二处理阶段期间的半导体器件；
图15示出了根据各种实施例的用于处理半导体器件的方法；
图16示出了根据各种实施例的半导体器件的布局图；
图17示出了图16的剖面的放大图；
图18示出了图17的剖面的放大图。
【具体实施方式】
[0009]以下详细描述参考附图，其作为例证示出了特定细节和其中可实施本发明的实施例。足够详细地描述了这些实施例以使得本领域的技术人员能够实施本发明。在不脱离本发明的范围的情况下，可利用其它实施例且可进行结构、逻辑以及电气变化。各种实施例不一定是互相排斥的，因为可将某些实施例与一个或多个其它实施例组合以形成新的实施例。结合方法来描述各种实施例并结合器件来描述各种实施例。然而，可理解的是结合方法所述的实施例可类似地应用于器件且反之亦然。
[0010]词语“示例性”在本文中用来意指“用作示例、实例或例证”。在本文中描述为“示例性的”的任何实施例或设计不一定被解释为相比于其它实施例或设计而言是优选或有利的。
[0011]可将术语“至少一个”和“一个或多个”理解成包括大于或等于一的任何整数，即一、二、三、四......等。
[0012]可将术语“多个”理解成包括大于或等于二的任何整数，即二、三、四、五……等。
[0013]在本文中用来描述形成特征、例如侧面或表面“上面”的层的词语“上面”可用来意指可“直接地”在暗指侧面或表面上面例如与之直接接触地形成该特征，例如层。可使用在本文中用来描述形成特征、例如在侧面或表面“上面”的层的词语“上面”来意指可“间接地”在暗指侧面或表面上形成特征，例如层，其中在暗指侧面或表面与形成的层之间布置一个或多个附加的层。
[0014]以类似方式，在本文中用来描述设置在另一个上面的特征的词语“覆盖”，例如“覆盖”侧面或表面的层，可用来意指可在暗指侧面或表面上面且与之直接接触地设置该特征，例如层。在本文中用来描述设置在另一个上面的特征的词语“覆盖”，例如“覆盖”侧面或表面的层，可用来意指可设置在暗指侧面或表面上且与之间接接触地设置特征，例如层，其中在暗指侧面或表面与覆盖层之间布置一个或多个附加层。
[0015]可将术语“耦合”或“连接”理解成包括直接“耦合”或“连接”的情况和间接“耦合”或“连接”的情况两者。
[0016]图1A示出了供一个或多个实施例使用的示例性半导体器件100的截面图，并且图1B示出了沿着图1A中的线A— A’的半导体器件100的截面图。
[0017]半导体器件100可包括第一侧123和第二侧124，其可与第一侧123相对。第一侧123可例如是半导体器件100的正面，并且第二侧124可例如是半导体器件100的背面。可将半导体器件100配置为包括多个器件单元120的沟槽晶体管(在这种情况下即晶体管单元)，每个器件单元120包括沟槽130。箭头121指示沟槽宽度Wt (沟槽130的宽度)，并且箭头122指示相邻沟槽130之间的距离Wm，其有时也称为台面宽度。出于举例说明的目的而示出了三个单元120，然而，可理解的是单元120的数目可不同于三个，并且可例如比三个大得多，诸如约数千个、数万个或数百万个或者甚至更多的单元。半导体器件100可例如被配置为功率晶体管，例如作为功率场效应晶体管，诸如功率M0SFET。
[0018]半导体器件100可包括半导体本体(semiconductor body) 101,其中可形成多个第一端子电极区102和第二端子电极区103。第一端子电极区102可以是晶体管的源极区，并且第二端子电极区103可以是晶体管的漏极区。在这种情况下，还可以将第一端子电极区102整体地称为晶体管的源极区，并且还可将第二端子电极区103称为晶体管的漏极区。可将第一端子电极区102连接到第一端子电极104且可将第二端子电极区103连接到第二端子电极105。第一端子电极104可以是晶体管的源极电极，并且第二端子电极105可以是晶体管的漏极电极。替换地，第一端子电极104可以是晶体管的漏极电极，并且第二端子电极105可以是晶体管的源极电极。可在半导体本体101的第一侧106上面形成第一端子电极104，并且可在半导体本体101的第二侧107上面形成第二端子电极105，其可与第一侧106相对。第一侧106可例如是半导体本体101的正面，并且第二侧107可例如是半导体本体101的背面。半导体本体101的第一侧106可例如接近于半导体器件100的第一侧123，并且半导体本体101的第二侧107可例如接近于半导体器件100的第二侧124。
[0019]第一端子电极区102和第二端子电极区103可以具有相同导电类型且可以是例如η掺杂的。第二端子电极区103可包括邻近于第二端子电极105的η掺杂(例如高度η掺杂，诸如η+掺杂)第一子区103a以及邻近于第一子区103a的背对第二端子电极105的侧面的η掺杂(例如轻度η掺杂，诸如η-掺杂)第二子区103b。第一子区103a可具有比第二子区103b更高的掺杂剂浓度。可在第二端子电极区103的第二子区103b与第一端子电极区102之间形成P掺杂本体区108。导电沟道可在半导体器件(晶体管)100的导通状态期间在本体区108中形成。
[0020]可在半导体本体101的垂直方向上将第一端子电极区102、本体区108和第二端子电极区103 —个设置在另一个上面。
[0021]可在半导体本体101中提供多个第一端子电极区102，其中，栅极电极109可在每种情况下从每个第一端子电极区102中的每个通过本体区108延伸到第二端子电极区103的第二子区103b中。可将第一端子电极区102连接到公共第一电极104。可用第一绝缘层110使栅极电极109与半导体本体101绝缘。栅极电极109可以是可连接的或被连接到公共电位(例如栅极驱动电位)。
[0022]在每种情况下可向栅极电极109中的每个指派附加电极111。附加电极111可完全位于第二端子电极区103的第二子区103b内，其中附加电极111中的每个被相应的第二绝缘层112围绕且邻近于对应的栅极电极109定位。在每种情况下可在公共沟槽130中在半导体本体101的垂直方向上将栅极电极109和附加电极111 一个设置在另一个上面，公共沟槽130可在半导体本体101的垂直方向上从第一侧106延伸直到第二端子电极区103中。位于公共沟槽130中的栅极电极109和附加电极111可通过其相应的第一和第二绝缘层110、112而相互绝缘。
[0023]可将附加电极111电连接在一起以向所有附加电极111施加公共电位。
[0024]如图1B中所示，可将附加电极111配置为板。可提供公共板113以施加公共电位。公共板113可将附加电极111相互连接且可用电绝缘层114使其与半导体本体101绝缘。可在沟槽(如所示)中实现附加电极111相互的电连接，或者其可在半导体器件100的表面处实现。可将栅极电极109配置为板且可以将其以与附加电极111类似的方式经由公共板而连接到公共电位。可在沟槽中实现栅极电极109相互的电连接，或者可将其在半导体器件100的表面处实现。可规定在栅极电极109与附加电极111之间不存在导电连接。换言之，栅极电极109和附加电极111可相互电分开或分离。
[0025]栅极电极109和附加电极111中的每一个和第一端子电极区102中的每一个可以是半导体器件100的相应单元120的一部分。例如，为了能够切换高电流，可能期望提供大量统一配置的单兀120。
[0026]由于可将半导体器件100的所有单元120连接到相同电位(例如供应电位和驱动电位)，所以可以相同的方式驱动所有单元120。换言之，所有单元120的第一端子电极区102可全部连接到同一电位，可将所有单元120的栅极电极109全部连接到同一电位，并且可将所有单元120的附加电极111全部连接到同一电位。此外，根据本示例，可以为所有单元120提供公共第二端子电极区103。
[0027]栅极电极109可用于控制半导体器件(晶体管)100的开关状态。附加电极111可用于当在第一和第二端子电极104、105之间(或在第一端子电极区102与第二端子电极区103之间)施加供应电压时“屏蔽”栅极电极109，即附加电极111可用于减小作用在栅极电极109的第一绝缘层110上的电场的强度。因此，还可将附加电极111称为“屏蔽电极”。例如，在附加电极111被配置为板的情况下，有时还可将其称为场电极(field plate)。
[0028]由于上述屏蔽效应，可例如以较小的厚度来配置第一绝缘层110，同时在没有附加(屏蔽)电极111的情况下获得与在类似器件中相同的电强度。减小的绝缘层厚度可例如减小半导体器件100的导通状态电阻和/或栅极电极109与第二端子电极区103之间的寄生电容，其可导致降低的开关损耗。此外，由于在半导体器件100中，第一端子电极104与第二端子电极105之间的电压降可主要发生在附加电极111的区域中，所以与不具有附加(屏蔽)电极111的器件相比增加第二端子电极区103的掺杂可以是可能的，而不以较高场强度的形式向栅极电极109上添加应力。
[0029]如上所述，第一端子电极区102可以是源极区且第一端子电极104可以是源极电极，其可在晶体管100的第一侧123处，并且第二端子电极区103可以是漏极区且第二端子电极105可以是漏极电极，其可在晶体管100的第二侧124处。替换地，可以以所谓的源极向下配置来实施晶体管100。在这种情况下，可说明性地将图1A中的情形倒置(flip)，使得源极区102可在晶体管100的第二侧124处且漏极区103可在第一侧123处。在此配置中，第一端子电极104可以是漏极电极，第二端子电极105可以是源极电极，并且可将沟槽130中的电极109、111连接到在晶体管100的第一侧123处的焊盘。替换地,可将电极109连接到在晶体管100的第一侧123处的焊盘且可将电极111连接到在晶体管100的第二侧124处的焊盘。类似考虑可适用于在下文中所述的其它半导体器件，例如晶体管。
[0030]图1C示出了供一个或多个实施例使用的另一示例性半导体器件150的截面图。沿着图1C中的线A— A’的截面图可与图1B中所示的类似。
[0031]可将半导体器件150配置为沟槽晶体管，并且其可在一定程度上类似于上述半导体器件100。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对上面描述进行参考。
[0032]半导体器件150与半导体器件100的不同之处在于第一绝缘层110可在接近于栅极电极109的下端的区域140中具有分级厚度。如所示，第一绝缘层110的厚度可在区域140中增加，并且可例如接近于第二绝缘层112的厚度。厚度的此增加有时也可称为电介质层斜坡(或者在氧化物作为绝缘材料的情况下为氧化物斜坡)。
[0033]图2示出了供一个或多个实施例使用的另一示例性半导体器件200的截面图。沿着图2中的线A— A’的截面图可与图1B中所示的类似。
[0034]可将半导体器件200配置为沟槽晶体管，并且可在某些程度上类似于上述半导体器件100和150。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
[0035]半导体器件200可包括一个或多个接触沟槽115，其可从半导体本体101的第一侧106延伸到半导体本体101中。接触沟槽115可在相应的本体区108中结束。可在沟槽130之间设置接触沟槽115。例如，在每种情况下，可在两个相邻器件单元120的沟槽130之间设置接触沟槽115。接触沟槽115可允许例如借助于在接触沟槽115的底部的高度掺杂区来对相应的本体区108进行电接触。此外，接触沟槽115还可允许例如借助于在接触沟槽115的上部的高度掺杂区对第一端子电极区102进行电接触。
[0036]例如，在其中集成密度如此高，以致于可能不存在足以从表面接触第一端子电极区102的空间的情况下，可应用还经由接触沟槽115来接触第一端子电极区102。
[0037]图3示出了供一个或多个实施例使用的另一示例性半导体器件300的截面图。
[0038]可将半导体器件300配置为包括多个晶体管单元120的沟槽晶体管，并且其可在某些程度上类似于上述半导体器件100、150和200。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
[0039]半导体器件300中的晶体管单元120可包括在半导体本体101的横向方向上相互紧接着设置的两个第一沟槽130和两个第二沟槽135。可在第一沟槽130的每个中设置附加电极111，并且可在第二沟槽135的每个中设置栅极电极109。栅极电极109可被相应的第一绝缘层110围绕，并且附加电极111可被相应的第二绝缘层112围绕。第一绝缘层110可具有与第二绝缘层112相同的厚度。替换地，第一绝缘层110和第二绝缘层112可具有不同的厚度。例如，第一绝缘层I1可薄于第二绝缘层112。可邻近于第一端子电极区102设置栅极电极109。可将第一端子电极区102连接到第一端子电极104，可将其设置在半导体本体101的第一侧106上面。可将第二端子电极105设置在半导体本体101的第二侧107上面，其可与第一侧106相对。第一侧106可例如是半导体本体101的正面，并且第二侧107可例如是半导体本体101的背面。第二端子电极105可用于接触第二端子电极区103，其可包括邻近于第二端子电极105的P掺杂(例如高度P掺杂，诸如P+掺杂)的第一子区103a和邻近于第一子区103a的η掺杂(例如轻η掺杂，诸如η-掺杂)的第二子区103b。可在第二端子电极区103 (或第二端子电极区103的第二子区103b)与第一端子电极区102之间形成P掺杂本体区108。从半导体本体101的第一侧106开始，栅极电极109可沿着本体区108延伸直到第二端子电极区103中。可在栅极电极109与在第二端子电极区103上面且在第一端子电极104下面的附加电极111之间形成附加P掺杂区116。可借助于相应的绝缘层117使附加P掺杂区116与第一端子电极104绝缘。
[0040]由于第二端子电极区103的第一和第二子区103a、103b的互补掺杂，半导体器件300可操作为绝缘栅双极晶体管(IGBT)。
[0041]与在半导体器件100、150和200中类似，附加电极111可屏蔽栅极电极109且可防止在第一绝缘层I1处的大的场强。
[0042]图4示出了供一个或多个实施例使用的另一示例性半导体器件400的截面图。
[0043]可将半导体器件400配置为包括多个晶体管单元120的沟槽晶体管，并且其可在某些程度上类似于上述半导体器件100、150、200和300。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。