有约3至4纳米的厚度)，以及块体金属层30E。
[0013]图1F显示执行数个制程操作以后的装置10。首先，执行一个或多个凹槽蚀刻制程，以移除开口 20内的各种材料的上部，从而在栅极开口 20内形成凹槽。接着，在该凹入的栅极材料上方的凹槽中形成栅极覆盖层31。该栅极覆盖层31通常由氮化硅组成，且可通过沉积栅极覆盖材料层以过填充该栅极开口中所形成的该凹槽，接着执行CMP制程以移除位于绝缘材料层17的表面上方的该栅极覆盖材料层的多余部分来形成栅极覆盖层31。栅极覆盖层31用以在后续制程操作中保护下方的栅极材料。
[0014]在形成FinFET装置时遇到的一个问题涉及防止鳍片结构下面的漏电流。有时将这称为“穿通(punch through)”漏电流。一种现有技术尝试消除或降低此类不想要的穿通漏电流，其牵涉形成大致位于鳍片与衬底其余部分之间的相交处的反向掺杂区。设计人员继续寻求制造FinFET装置的各种方法以解决这个问题以及其它问题。
[0015]形成FinFET装置时牵涉的另一个问题涉及间隙壁及源/漏区的形成。源/漏区中鳍片的存在增加了蚀刻间隙壁的难度，也使形成与鳍片的接触变得具有挑战性。因此，通常在源/漏区中的鳍片上形成外延半导体材料，以方便接触形成。相反，通过执行简单的注入制程即可形成传统平面装置中的源/漏区，且很容易形成与基本平坦的源/漏区的接触。一般来说，希望仅在FinFET装置的沟道区中形成鳍片结构，而这样一 FinFET装置的源/漏区基本平坦。
[0016]本揭露涉及形成FinFET半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的半导体装置，以避免或至少减轻上述一个或多个问题的影响。
【发明内容】
[0017]下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0018]一般来说，本发明涉及形成FinFET半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的半导体装置。这里揭露的一种方法包括:除其它以外，在半导体材料层上方形成图案化硬掩膜；在该图案化硬掩膜及该半导体材料层上方形成牺牲栅极结构；邻近该牺牲栅极结构形成第一侧间隙壁；邻近该第一侧间隙壁形成绝缘材料层；执行至少一第一蚀刻制程以移除该第一侧间隙壁，从而在该绝缘材料层与该牺牲栅极结构之间定义间隙壁开口 ；使用绝缘材料基本填充至少该间隙壁开口，以在该间隙壁开口中定义至少第二侧间隙壁；执行至少一第二蚀刻制程以移除该牺牲栅极结构，从而定义位于该第二侧间隙壁之间的替代栅极开口 ；通过该替代栅极开口执行至少一蚀刻制程，以通过将该替代栅极开口内暴露的该图案化硬掩膜用作蚀刻掩膜而在该半导体材料层中定义该鳍片结构；以及围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。
[0019]这里揭露的一种示例装置包括:除其它以外，包括半导体材料的鳍片结构；包括一个或多个绝缘材料层的基本呈U形的绝缘材料结构，其中，该基本呈U形的绝缘材料结构定义凹槽于该基本呈U形的绝缘材料结构的相互隔开的垂直取向的腿之间；替代栅极结构，位于该基本呈U形的绝缘材料结构的该凹槽中并围绕该鳍片结构的部分；以及栅极覆盖层，位于该替代栅极结构上方以及该基本呈U形的绝缘材料结构的该凹槽中。
【附图说明】
[0020]结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，其中:
[0021]图1A显示先前技术FinFET装置的一个示例实施例的立体图；
[0022]图1B至IF显示通过使用“替代栅极”技术形成晶体管的栅极结构的一种示例先前技术方法；以及
[0023]图2A至2U显示这里所揭露的形成FinFET半导体装置上的替代栅极结构及鳍片的各种示例方法以及由此形成的半导体装置，其中，图21、21’、2J、2J’、2K、2K’、2M、2M’、2T、2Τ’分别为不同的视角。
[0024]尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0025]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
[0026]下面参照【附图说明】本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0027]一般来说，本揭露涉及形成FinFET半导体装置上的替代栅极机构及鳍片的各种方法以及由此形成的半导体装置。而且，在完整阅读本申请以后，本领域的技术人员很容易了解，本方法适用于各种装置，包括但不限于逻辑装置、存储器装置等，且这里所揭露的方法可用于形成N型或P型半导体装置。这里所揭露的方法及装置可用于制造使用各种技术例如NMOS、PMOS, CMOS等的产品，且它们可用于制造各种不同的装置，例如存储器装置、逻辑装置、ASIC(专用集成电路)等。在完整阅读本申请以后，本领域的技术人员将了解，这里所揭露的发明可用于形成使用各种三维装置(例如FinFET)的集成电路产品。出于揭露目的，将参照一个示例流程，在该示例流程中形成单个FinFET装置100。而且，将在使用替代栅极(“后栅极”)制程技术形成栅极结构的背景下揭露本发明。当然，不应当认为这里所揭露的发明被限于这里所示及所述的示例。现在参照附图详细说明这些方法及装置的各种示例实施例。
[0028]在一实施例中，示例装置100形成于具有块体配置的半导体衬底102中及上方。装置100可为NMOS或PMOS晶体管。另外，附图中未图示各种掺杂区，例如源/漏区、环状注入区、阱区等。衬底102可由硅制成或者由硅以外的其它材料制成。在其它实施例中，装置100可形成于绝缘体上娃(silicon-on-1nsulator ；S0I)衬底上，后面将作详细说明。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。
[0029]附图呈现FinFET装置100的一个示例实施例的各种视图，FinFET装置100可使用这里所揭露的方法形成。附图还包括装置100的简化平面视图(位于右上角)，以显示后面的附图中所示的各种剖视图的剖切位置。更具体地说，视图“X-X”是穿过该装置的源/漏(S/D)区(也就是沿装置100的栅极宽度方向)所作的剖视图。视图“Y-Y”是沿栅极宽度方向穿过该装置的栅极结构所作的剖视图。视图Z-Z是穿过该装置的鳍片106的长轴所作的剖视图(也就是沿该装置的电流传输或栅极长度方向)。附图还包括装置100的缩小尺寸平面视图。附图中的一些包括额外的视图，后面会在需要时对这些视图作说明。
[0030]图2A显示处于一制造点的装置100，在该制造点执行数个制程操作。首先，在块体半导体衬底102的表面上沉积第一层外延半导体材料层104。在一例子中，外延半导体材料层104可为硅/锗层(SixGe1J。外延半导体材料104的厚度可依据特定的应用而变化。在一示例实施例中，外延半导体材料层104可具有约5至15纳米的厚度。外延半导体材料104可通过使用任意各种不同的传统外延沉积制程形成。接着，在外延半导体材料104的表面上沉积第二层外延半导体材料层106。在一例子中，外延半导体材料层106可为娃层。外延半导体材料106的厚度可依据特定的应用而变化。在一示例实施例中，外延半导体材料层106可具有约20至45纳米的厚度。外延半导体材料106可通过使用任意各种不同的传统外延沉积制程形成。
[0031]图2B显示在装置100上方形成图案化硬掩膜108 (也就是二氧化硅图案化层)以后的装置100。在完整阅读本申请以后，本领域的技术人员将清楚，图案化硬掩膜108将用于形成具有两个示例鳍片的示例装置100。不过，在完整阅读本申请以后，本领域的技术人员将意识到，这里所揭露的方法及装置可用于制造具有任意数目鳍片的FinFET装置。在该装置上方沉积硬掩膜材料并通过图案化光阻掩膜(未图示)执行一个或多个蚀刻制程来形成图案化硬掩膜层108，以使图案化硬掩膜层108获得想要的图案。
[0032]图2C显示执行数个制程操作从而形成牺牲栅极结构118以后的装置。牺牲栅极结构118包括牺牲栅极绝缘层110以及虚假或牺牲栅极电极112。图中还显示蚀刻停止层114，例如高1^&值为10或更大)，例如氧化铪，以及示例栅极覆盖层116。装置100的各种组件及结构可使用各种不同的材料以及通过执行各种已知的技术形成。例如，牺牲栅极绝缘层110可由二氧化硅组成，牺牲栅极电极112可包括多晶硅或非晶硅。图2C中显示的各种材料层以及下面说明的材料层可