Mos晶体管及其制备方法
【技术领域】
[0001]本发明属于半导体器件技术领域，涉及一种MOS晶体管及其制备方法。
【背景技术】
[0002]现有的半导体技术中，形成晶体管的方法一般为:提供硅衬底，在硅衬底中形成阱区以及隔离结构；在硅衬底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅衬底进行离子注入形成源区和漏区，源区和漏区之间的阱区即为沟道区。
[0003]随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。
[0004]当如研究集成电路基础技术的目标在于获得更闻的单兀集成度、更闻的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
[0005]提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
[0006]已知，在N型金属氧化物半导体场效应晶体管(NM0SFET)的沟道中引入张应力可以提升NM0SFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PM0SFET)的沟道中引入压应力可以提升PM0SFET的沟道迁移率。
[0007]对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
[0008]但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
【发明内容】
[0009]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管及其制备方法，本发明解决的技术问题是进一步提高晶体管的沟道中载流子迁移率，以增加晶体管的工作电流。
[0010]为实现上述目的及其他相关目的，本发明提供一种MOS晶体管的制备方法，所述制备方法至少包括以下步骤:
[0011]I)提供MOS晶体管的前端器件，所述前端器件至少包括形成于Si衬底的有源区顶部的源区和漏区、形成于源区和漏区之间的有源区上的且至少包括第一栅极的第一栅区域、以及形成于所述第一栅区域两侧的且覆盖于源区和漏区上的接触孔刻蚀停止层，刻蚀去除所述第一栅极以形成窗口；
[0012]2)采用离子注入的方法，通过所述窗口对源区及漏区之间的有源区进行预非晶化掺杂；
[0013]3)对所述步骤2)获得的结构进行退火处理，形成连接所述源区和漏区的沟道区；
[0014]4)填充所述窗口，形成位于所述沟道区上的第二栅区域。
[0015]可选地，所述源区和漏区为SiGe,或所述源区和漏区为SiC。
[0016]可选地，所述步骤2)中注入的离子为Ge离子或C离子。
[0017]可选地，所述Ge离子注入的剂量范围为5E14?3E15cnT2，所述Ge离子注入的能量范围为40KeV?10KeV ;所述C离子注入的剂量范围为1E14?5E14cnT2，所述C离子注入的能量范围为5KeV?30KeV。
[0018]可选地，所述步骤2)中还注入N离子。
[0019]可选地，所述N离子注入的剂量范围为1E13?lE15cm_2,注入的能量范围为2KeV ?20KeV。
[0020]可选地，所述退火处理包括低温退火、激光退火或尖峰退火中的任意一种。
[0021]可选地，所述第一栅区域还包括位于所述第一栅极下的第一栅介质层。
[0022]可选地，所述步骤I)刻蚀去除所述第一栅极直至暴露位于第一栅极下的有源区以形成窗口。
[0023]可选地，所述步骤I)刻蚀去除所述第一栅极直至暴露所述第一栅介质层以形成窗口，此时步骤4)中在形成第二栅区域之前还需要去除步骤I)中被保留的第一栅介质层。
[0024]可选地，所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
[0025]可选地，所述第二栅介质层为高介电常数材料，至少包括HfO2或HfZrO ;所述第二栅极为半导体功函数调制金属栅材料，至少包括TiN、TaN, AIN、WN或MoN中的任意一种。
[0026]可选地，所述第二栅介质层为氧化硅或氮氧化硅，所述第二栅极为多晶硅。
[0027]本发明还提供一种MOS晶体管，所述晶体管至少包括:
[0028]区别于Si衬底材料的且形成于Si衬底有源区顶部的源区和漏区；
[0029]区别于Si衬底材料的且连接所述源区和漏区的沟道区；
[0030]位于所述沟道区上的第二栅区域。
[0031]可选地,所述源区和漏区为SiGe,或所述源区和漏区为SiC。
[0032]可选地，所述沟道区为SiGe或SiC。
[0033]可选地，所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
[0034]如上所述，本发明的MOS晶体管及其制备方法，具有以下有益效果:在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提闻沟道区的应力，从而进一步提闻沟道区的载流子迁移率，以提闻MOS晶体管的工作电流，进而改善其工作特性。
【附图说明】
[0035]图1显示为本发明的MOS晶体管的制备方法的流程图。
[0036]图2至图6显示为本发明MOS晶体管的制备方法在【具体实施方式】中的相应步骤的结构示意图，其中，图6还显示为本发明MOS晶体管的结构示意图。
[0037]元件标号说明
[0038]ISi 衬底
[0039]2隔离结构
[0040]3有源区
[0041]41 第一栅区域
[0042]411 第一栅介质层
[0043]412 第一栅极
[0044]42第二栅区域
[0045]421第二栅介质层
[0046]422第二栅极
[0047]51源区
[0048]52漏区
[0049]53沟道区
[0050]6接触孔刻蚀停止层
[0051]7金属硅化物
[0052]A窗口
[0053]SI ?S4步骤
【具体实施方式】
[0054]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0055]请参阅图1至图6。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0056]对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
[0057]但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
[0058]有鉴于此，本发明提供了一种MOS晶体管的制备方法，在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提闻沟道区的应力，从而进一步提闻沟道区的载流子迁移率，以提闻MOS晶体管的工作电流，进而改善其工作特性。以下将详细阐述本发明的MOS晶体管的制备方法的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的MO