含锗鳍与化合物半导体鳍的集成的制作方法
【技术领域】
[0001]本公开涉及半导体结构，具体地，涉及包括化合物半导体鳍的半导体结构及其制造方法。
【背景技术】
[0002]finFET是包括位于半导体鳍(fin)中的沟道的场效应晶体管，所述鳍具有大于宽度的高度。finFET采用半导体鳍的垂直表面以在不增加器件物理布局面积的情况下有效地增加器件面积。如果鳍的横向宽度足够薄，则基于鳍的器件与全耗尽模式操作兼容。由于这些原因，可在高级半导体芯片中采用基于鳍的器件以提供高性能器件。
[0003]含锗半导体材料和化合物半导体材料在器件性能的不同方面提供独特的优点。然而，含锗半导体鳍和化合物半导体鳍在硅衬底上的形成已成为一项挑战，这是因为锗和化合物半导体材料相对于硅具有大的晶格失配。
[0004]公开内容
[0005]在绝缘体层上形成含锗层和电介质帽(cap)层的叠层。该叠层被图案化(pattern)以形成含锗半导体鳍和其上具有电介质帽结构的含锗芯(mandrel)结构。电介质掩蔽层被沉积和图案化以掩蔽含锗半导体鳍，同时使所述含锗芯结构的侧壁物理暴露。通过选择性外延化合物半导体材料，在每个含锗芯结构的周围形成环形化合物半导体鳍。每个含锗芯的中心部可被去除以使所述环形化合物半导体鳍的内侧壁物理暴露。可采用所述含锗芯结构的剩余部分作为锚定(anchor)结构，该锚定结构提供对所述绝缘体层的粘附。可在所述环形化合物半导体鳍的物理暴露表面上形成高迀移率化合物半导体层。电介质掩蔽层和鳍帽电介质可被去除以提供含锗半导体鳍和化合物半导体鳍。
[0006]根据本公开的一方面，一种半导体结构包括:环形化合物半导体鳍，其包含化合物半导体材料并且位于绝缘体层上；以及含锗半导体材料部的对，其与所述环形化合物半导体鳍的侧壁接触。
[0007]根据本公开的另一方面，提供一种形成半导体结构的方法。在绝缘体层上形成含锗芯结构。通过化合物半导体材料的选择性外延，在所述含锗芯结构周围形成包含化合物半导体材料的环形化合物半导体鳍。去除所述含锗芯结构的一部分。所述含锗芯结构的剩余部分构成与所述环形化合物半导体鳍的侧壁接触的含锗半导体材料部的对。
【附图说明】
[0008]图1A是根据本公开的实施例在包括含锗半导体层的绝缘体上半导体(SOI)衬底上形成电介质帽层之后，示例性半导体结构的自顶向下视图。
[0009]图1B是示例性半导体结构沿图1A的垂直平面B - B’的垂直截面图。
[0010]图2A是根据本公开的实施例在形成含锗半导体鳍和电介质鳍帽的叠层以及含锗半导体部和电介质材料部的叠层之后，示例性半导体结构的自顶向下视图。
[0011]图2B是示例性半导体结构沿图2A的垂直平面B - B’的垂直截面图。
[0012]图3A是根据本公开的实施例在形成电介质材料层之后，示例性半导体结构的自顶向下视图。
[0013]图3B是示例性半导体结构沿图3A的垂直平面B - B’的垂直截面图。
[0014]图4A是根据本公开的实施例在形成有机平面化层(OPL)、抗反射涂层(ARC)和光致抗蚀剂层并且对光致抗蚀剂层进行光刻图案化之后，示例性半导体结构的自顶向下视图。
[0015]图4B是示例性半导体结构沿图4A的垂直平面B - B’的垂直截面图。
[0016]图5A是根据本公开的实施例在形成含锗芯结构、第一电介质芯帽、以及第二电介质芯帽的叠层之后，示例性半导体结构的自顶向下视图。
[0017]图5B是示例性半导体结构沿图5A的垂直平面B - B’的垂直截面图。
[0018]图6A是根据本公开的实施例在去除OPL之后，示例性半导体结构的自顶向下视图。
[0019]图6B是示例性半导体结构沿图6A的垂直平面B - B’的垂直截面图。
[0020]图7A是根据本公开的实施例在形成环形化合物半导体鳍之后，示例性半导体结构的自顶向下视图。
[0021]图7B是示例性半导体结构沿图7A的垂直平面B - B’的垂直截面图。
[0022]图8A是根据本公开的实施例在采用图案化的光致抗蚀剂层作为蚀刻掩膜去除第一电介质芯帽和第二电介质芯帽的每个叠层的中心部之后，示例性半导体结构的自顶向下视图。
[0023]图8B是示例性半导体结构沿图8A的垂直平面B - B’的垂直截面图。
[0024]图9A是根据本公开的实施例在去除每个含锗芯结构的中心部以及随后去除图案化的光致抗蚀剂层之后，示例性半导体结构的自顶向下视图。
[0025]图9B是示例性半导体结构沿图9A的垂直平面B - B’的垂直截面图。
[0026]图9C是示例性半导体结构沿图9A的垂直平面C - C’的垂直截面图。
[0027]图1OA是根据本公开的实施例在形成高迀移率化合物半导体层之后，示例性半导体结构的自顶向下视图。
[0028]图1OB是示例性半导体结构沿图1OA的垂直平面B - B’的垂直截面图。
[0029]图1lA是根据本公开的实施例在去除电介质材料层、电介质鳍帽以及第一和第二电介质芯帽的剩余部分之后，示例性半导体结构的自顶向下视图。
[0030]图1lB是示例性半导体结构沿图1lA的垂直平面B - B’的垂直截面图。
[0031]图1lC是示例性半导体结构沿图1lA的垂直平面C - C’的垂直截面图。
[0032]图12A是根据本公开的实施例在形成栅极结构和栅极间隔物(spacer)之后，示例性半导体结构的自顶向下视图。
[0033]图12B是示例性半导体结构沿图12A的垂直平面B - B’的垂直截面图。
【具体实施方式】
[0034]如上所述，本公开涉及包括化合物半导体鳍的半导体结构及其制造方法。现在参考附图详细地描述本公开的各方面。应注意，相同的参考标号表示跨不同实施例的相同部件。附图不一定按比例绘制。如本文中使用的，在说明书和/或权利要求书中，诸如“第一”和“第二”的序数仅用于区分类似的要素，并且不同的序数可用于表示同一要素。
[0035]参考图1A和1B，根据本公开实施例的示例性半导体结构包括绝缘体上半导体(SOI)衬底8。SOI衬底8可包括从下至上由处理衬底(handle substrate) 10、绝缘体20和含锗半导体层30L构成的垂直叠层。如本文中使用的，“含锗半导体”是指包括锗或锗的半导体合金的材料。如本文中使用的，半导体或半导体材料是指在适当地掺杂P型掺杂剂或η型掺杂剂之后，可具有范围从lxl0_30hm_cm到3xl030hm_cm的电阻率的材料。半导体材料包括诸如硅和锗的元素半导体材料、包括硅和/或锗的半导体合金、本领域已知的II1-V化合物半导体材料、本领域已知的I1-VI化合物半导体材料、以及本领域已知的有机半导体材料。
[0036]处理衬底10可包括半导体材料、导电材料和/或电介质材料。处理衬底10为掩埋绝缘体层20和含锗半导体层30L提供机械支持。处理衬底10的厚度可以为30微米到2_，但也可采用更小和更大的厚度。
[0037]绝缘体层20包括绝缘体材料。如本文中使用的，绝缘体材料是指电阻率大于3x103Ohm-Cm的材料。绝缘体层20可包括电介质材料，例如氧化娃、氮化娃、氧氮化娃、蓝宝石、或其组合，或者可包括本征半导体材料，例如本征InP或本征Si。掩埋绝缘体层20的厚度可以为50n