半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件的制造方法。
【背景技术】
[0002]随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(⑶:Critical Dimens1n)越小。
[0003]三维集成电路(IC:1ntegrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点:满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。
[0004]要实现三维集成电路的堆叠技术，娃通孔技术(TSV:Trough Silicon Via)是新一代使堆叠的芯片能够互连的技术，是目前热门的关键技术之一。TSV技术使得集成电路中芯片间的信号传递路径更短，因此三维集成电路的运行速度更快，寄生效应和功耗更低，尺寸更小且重量更轻，且不存在堆叠芯片数目的限制。
[0005]然而，现有技术形成的半导体器件中存在RC延迟差、可靠性差等问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体器件的制造方法，在半导体器件中形成空气间隙，提高半导体器件的可靠性，改善半导体器件的RC延迟效应，提高半导体器件的运行速度。
[0007]为解决上述问题，本发明提供一种半导体器件的制造方法，包括:提供基底；在所述基底表面形成图形化的掩膜层，所述图形化的掩膜层具有开口 ；以所述图形化的掩膜层为掩膜，沿所述开口刻蚀基底，在所述基底内形成沟槽；采用选择性外延工艺形成覆盖所述沟槽侧壁的牺牲层，且刻蚀工艺对所述牺牲层的刻蚀速率大于对基底的刻蚀速率；去除所述图形化的掩膜层；填充所述沟槽形成与牺牲层表面齐平的金属层；在形成所述金属层后，去除所述牺牲层形成空气间隙。
[0008]可选的，所述牺牲层的材料为锗、锗化硅或碳化硅。
[0009]可选的，，所述牺牲层的材料为锗化硅时，牺牲层的材料中硅和锗的原子比例为1:9 至 9:1。
[0010]可选的，所述牺牲层的材料为锗化硅时，所述选择性外延工艺的工艺参数为:反应气体包括硅源气体、锗源气体、H2和HCl，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4,娃源气体流量为Isccm至100sccm,锗源气体流量为Isccm至100sccm, HCl流量为Isccm至100sccm, H2流量为10sccm至lOOOOsccm,反应腔室压强为0.01托至50托，腔室温度为500度至850度。
[0011]可选的，采用湿法刻蚀工艺去除所述牺牲层。
[0012]可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液为氢溴酸溶液。
[0013]可选的，所述图形化的掩膜层的材料为氮化硅。
[0014]可选的，在形成所述牺牲层之后，去除所述图形化的掩膜层。
[0015]可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。
[0016]可选的，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。
[0017]可选的，采用干法刻蚀工艺形成所述沟槽。
[0018]可选的，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为:刻蚀气体包括SF6、CF4和CHF3，其中，SF6流量为1sccm至50sccm，CF4流量为50sccm至200sccm，CHF3流量为1sccm至lOOsccm，刻蚀腔室偏压为OV至300V，刻蚀腔室压强为10毫托至150毫托。
[0019]可选的，所述金属层的材料为钨、铜、铝、银、钼或它们的合金。
[0020]可选的，所述基底的材料为硅、锗、锗化硅、碳化硅和砷化镓。
[0021 ] 可选的，所述基底内形成有半导体器件。
[0022]与现有技术相比，本发明的技术方案具有以下优点:
[0023]本发明采用了特殊的工艺形成牺牲层，具体的，采用选择性外延工艺在沟槽侧壁形成牺牲层，利用选择性外延工艺的特点，沿着沟槽暴露出的基底材料晶格方向进行的有序生长而形成牺牲层，因此形成的牺牲层与沟槽侧壁和底部紧密接触，在生长的过程中排出沟槽侧壁和底部区域的空气气泡，从而避免后续在形成金属层时所述金属层填充空气气泡所在区域，因此，本发明形成的金属层具有良好的形貌，提高了半导体器件的可靠性。
[0024]同时，本发明形成的牺牲层与沟槽底部和侧壁紧密接触，防止由于形成空气气泡后金属层填充空气气泡，因此本发明形成了具有良好形貌的空气间隙，有利于减小半导体器件的有效k值，从而改善半导体器件的RC延迟效应，提高半导体器件的运行速度。
[0025]并且，采用选择性外延工艺形成牺牲层是沿着沟槽暴露出的材料的晶格方向生长的，因此形成的牺牲层的宽度均一性好，且宽度可以根据实际工艺需要来进行确定，本发明制造半导体器件的工艺可操作性强。
[0026]进一步，本发明中牺牲层的材料为锗化硅，且牺牲层的材料中硅和锗的原子比例为1:9至9:1，牺牲层中具有一定含量的硅原子，减少了牺牲层与沟槽侧壁交界处的晶格失配，减少了位错的出现，使得形成的牺牲层具有较好的形貌，且宽度均一性好，相应的后续形成的空气间隙宽度均一性好，进一步提高形成的半导体器件的电学性能和可靠性；并且由于牺牲层中具有一定含量的锗原子，提高了刻蚀工艺对牺牲层和基底的刻蚀选择比，防止刻蚀去除牺牲层的工艺对基底造成损伤，从而进一步提高半导体器件的可靠性。
【附图说明】
[0027]图1为本发明一实施例提供的半导体器件制造方法的流程示意图；
[0028]图2至图9为本发明另一实施例提供的半导体器件制造过程的剖面结构示意图。
【具体实施方式】
[0029]由【背景技术】可知，现有技术制造的半导体器件存在RC延迟及可靠性问题。
[0030]为解决上述问题，针对半导体器件的形成方法进行研究:随着半导体器件特征尺寸越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。为了减轻这种问题，在形成层间介质层和金属间介质层时，以低k介电材料取代如氧化硅或其他高k介电材料，以降低相邻的金属层之间的电容。然而，当半导体器件的特征尺寸变得更小后，寄生电容的问题更加严重，业内希望可以进一步降低层间介质层和金属间介质层的介电常数。理想情况下，层间介质层和金属间介质层的介电常数可以降低至1.0，此为真空的介电常数，而空气的介电常数为1.001，几乎接近真空的介电常数，因此，在半导体器件的金属层之间形成空气间隙(air gap)，能够有效的降低半导体器件内的寄生电容，降低RC延迟效应，提高半导体器件运行速度，提高半导体器件的可靠性。
[0031]具有空气间隙的半导体器件的形成方法包括以下步骤，请参考图1:步骤S1、提供基底，所述基底内形成有半导体器件；步骤S2、刻蚀所述基底，在所述基底内形成环形沟槽(annular trench);步骤S3、形成填充满所述环形沟槽的环形聚合物(Polymer)层；步骤S4、刻蚀所述环形聚合物层包围的基底形成通孔；步骤S5、形成填充满所述通孔的金属层；步骤S6、去除所述聚合物层,形成空气间隙(air gap)。
[0032]由于旋涂法(spin-coating)具有易于操作、多个可控变量、良好的可重复性等优点，因此通常采用旋涂法形成所述聚合物层。然而，上述方法形成的半导体器件的RC延迟效应仍然较为严重，半导体器件的运行速度较慢，且半导体器件的可靠性降低。
[0033]针对半导体器件的形成方法进行进一步研究发现，导致半导体器件RC延迟效应的原因在于:
[0034]采用旋涂法在环形沟槽内形成聚合物层时，在环形沟槽底部的空气未能全部排出，导致形成聚合物层后，聚合物层未能完全填充满所述环形沟槽，在环形沟槽底部具有空气气泡(air bubble);特别的，当形成的通孔较深时，环形沟槽的深度随之加深，环形沟槽底部具有更多的空气气泡；后续在去除聚合物层包围的基底形成通孔时，通孔与空气气泡所在的区域相连接，导致形成填充满通孔的金属层时，所述金属层还填充了空气气泡所在的位置，导致形成的空气间隙性能变差，增加了半导体器件的有效k值(金属的k值大于空气的k值)，且金属层内出现空洞(void)，金属层的形貌变差，半导体器件在不期望区域导通，严重影响了半导体器件的可靠性和RC延迟效应。
[0035]为此，本发明