一种半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
【背景技术】
[0002]在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了 3D 集成电路(integrated circuit, IC)技术，3D 集成电路(integrated circuit, IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
[0003]因此，目前在所述3D集成电路(integrated circuit, IC)技术中大都采用娃通孔(Through Silicon Via, TSV)以及位于娃通孔上方的金属互连结构形成电连接,然后进一步实现晶圆之间的键合。
[0004]其中，硅通孔是一种穿透硅晶圆或芯片的垂直互连，TSV可堆栈多片芯片，在芯片钻出小洞(制程又可分为先钻孔及后钻孔两种，Via Fist1Via Last)，从底部填充入金属，硅晶圆上以蚀刻或雷射方式钻孔(via)，再以导电材料如铜、多晶硅、钨等物质填满。从而实现不同硅片之间的互联。
[0005]3D IC是将原裸晶尺寸的处理器晶片、可程式化逻辑闸(FPGA)晶片、记忆体晶片、射频晶片(RF)或光电晶片，打薄之后直接叠合，并透过TSV钻孔连接。在3D IC立体叠合技术，娃通孔(TSV)、中介板(Interposer)等关键技术/封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减SoC晶片面积/封装体积并提升晶片沟通效率。
[0006]因此，晶圆水平上的Cu-Cu接合(Wafer level Cu-Cu bonding)作为3DIC中的一项关键技术，目前还处在研发阶段，在3D CIS等高端产品上的有重要的应用趋势。
[0007]目前晶圆水平上的Cu-Cu接合(Wafer level Cu-Cu bonding)的主要研究热点在于，减小接合焊盘的尺寸(bonding Pad size),增加接合的密度，以及如何获得高质量的接合焊盘(bonding wafer),目前主要的晶圆水平上的Cu-Cu接合(Wafer level Cu-Cubonding)的方法有:首先提供第一晶圆101和第二晶圆102,通过第一晶圆101上的金属层103以及第二晶圆102上的金属层103之间的接合实现所述第一晶圆101和第二晶圆102的接合，如图1a所示；此外，通过第一晶圆以及第二晶圆102上的金属层之间的接合外，还可以在两个晶圆的接触面上形成粘附层104,以形成粘附接合(adhesive bonding),如图1b所示；现有技术中通过第一晶圆以及第二晶圆102上的金属层之间的接合外，还有通过第一晶圆101和第二晶圆102的上的介电层105之间的接合，以实现更好的连接效果，如图1c所示。
[0008]现有技术中Cu-Cu接合(Wafer level Cu-Cu bonding)中Cu焊盘都是采用大马士革工艺制备，使用氧化物作为介质，图形化沟槽图形，然后采用填充所述沟槽并进行平坦化的方式形成金属铜的焊盘图案(Cu metal pattern),所述方法中均采用氧化物(oxide)作为顶部金属层(top metal)的介质层105,有可能引起铜扩散(suffer Cu diffuse)的问题。
[0009]此外,现有技术中在形成Cu-Cu接合(Wafer level Cu-Cu bonding)时还存在较大的技术难题，如在接合时金属焊盘的对准(bonding alignment)、接合质量问题(Bondingquality issue)、晶圆接合过程中应力引起的晶圆边缘不能有效地接合(wafer stressinduce wafer edge bonding fail),金属扩散(Cu diffuse issue)等问题，如何解决这些问题，是目前wafer level Cu-Cubonding面临的主要问题。
【发明内容】
[0010]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0011]本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括:
[0012]提供基底，所述基底中形成有元器件以及位于所述元器件上方的互连结构；
[0013]在所述基底上形成苯并环丁烯或聚亚醢胺的介电层；
[0014]在所述介电层中形成金属焊盘，以和所述互连结构相连接；
[0015]将包含所述介电层和所述金属焊盘的两晶圆接合。
[0016]作为优选，所述两晶圆接合包括所述金属焊盘之间的接合以及所述介电层之间的接合。
[0017]作为优选，所述金属焊盘之间的接合以及所述介电层之间的接合通过一个步骤完成。
[0018]作为优选，在所述介电层中形成所述金属焊盘的方法为:
[0019]在所述苯并环丁烯或聚亚醢胺的介电层上形成保护层；
[0020]图案化所述保护层和所述介电层，以形成第一开口，露出所述互连结构；
[0021]选用导电材料填充所述第一开口，以形成电连接；
[0022]平坦化所述导电材料，以所述保护层为停止层；
[0023]去除所述保护层，以形成所述金属焊盘。
[0024]作为优选，所述保护层选用SiN层；
[0025]所述导电材料选用金属Cu,以形成铜焊盘。
[0026]作为优选，选用导电材料填充所述第一开口的方法为:
[0027]在所述第一开口中形成扩散阻挡层；
[0028]在所述扩散阻挡层上形成金属的种子层；
[0029]选用电化学电镀的方法沉积金属以填充所述第一开口。
[0030]作为优选，所述互连结构包括从下往上依次形成的通孔、层间金属层以及顶部通孔，其中所述通孔与所述元器件相连接。
[0031]作为优选，所述基底包括半导体衬底，所述半导体衬底中形成有硅通孔结构。
[0032]作为优选，所述苯并环丁烯和所述聚亚醢胺选用旋涂法或者化学气相沉积法形成。
[0033]本发明还提供了一种上述的方法制备得到的半导体器件，所述半导体器件包括接合在一起的两个晶圆，所述两晶圆的接合包括所述金属层之间的接合以及所述介电层之间的接合，所述介电层选用苯并环丁烯或聚亚醢胺。
[0034]在本发明中为了解决现有技术中存在的问题，在在晶圆水平上的Cu-Cu接合工艺中选用新的材料作为介质层，选用苯并环丁烯(Benzocyclobutene, BCB)或聚亚醢胺(polyimide)作为介质层,来实现上下晶圆之间的接合,所述介电层具有以下优点:
[0035](I)选用苯并环丁烯(Benzocyclobutene,BCB)或聚亚醢胺(polyimide)作为层间金属介电层，具有十分低的应力，且具有塑性变形的性质，可以有效降低整个器件结构的应力。
[0036](2)苯并环丁烯(Benzocyclobutene)或聚亚醢胺(polyimide)与氧化物、金属焊盘，例如Al, Cu之间具有很好的粘附性(adhes1n),且在接合(bonding)过程中上下晶圆的BCB能熔合在一起，形成无空隙(void free)的接合(bonding pair),提高接合质量(bonding quality)。
[0037](3)808可作为阻挡层，可以彻底解决晶圆之间金属扩散(例如(:11乜€血％)的问题。
【附图说明】
[0038]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0039]图1a-1c为现有技术中所述半导体器件的结构示意图；
[0040]图2a_2g为本发明的一【具体实施方式】中所述半导体器件的制备过程示意图；
[0041]图3为本发明一具体地实施方式中所述半导体器件的制备工艺流程图。
【具体实施方式】
[0042]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无