一种半导体结构及其蚀刻方法
【技术领域】
[0001] 本发明涉及一种半导体结构及其蚀刻方法，具体为一种适用于AMOLED (有源矩阵 有机发光二极体面板）的半导体结构及其蚀刻方法。
【背景技术】
[0002] 近年来，随着小尺寸荧幕走向视网膜（retina)技术后，解析度从200ppi (像素/ 英寸)进入326ppi，在工艺上需求更高阶的技术；在蚀刻工艺中，湿法刻蚀是各向同性刻蚀， 适用于特征尺寸> 3 μ m的情况；干法刻蚀是各向异性刻蚀，能实现图形的精确转移，是集 成电路刻蚀工艺的主流技术。
[0003] 因此，在更细的线宽需求下，蚀刻过程中干刻所占的比例变的更为重要，特别是介 电层（ILD层）的线宽从5um减至3um后，单纯湿刻已经无法满足生产需求。
[0004] 若未来解析度达400ppi，ILD的干刻将面临瓶颈，而半导体科技中ILD干刻技术 已经纯熟，线宽已降至130nm，以此为背景下，将半导体先进工艺导入AMOLED技术将成为趋 势。
[0005] 现有技术中ILD线宽5um:采用单纯湿刻，主要用于200ppi以下产品；ILD线宽 3um :使用干刻配合湿刻工艺程序，气体选择CF4，主要用于200ppi至300ppi的产品，但CF4 对底层多晶娃（Poly-silicon)无选择性；ILD线宽2um :使用纯干刻工艺程序，气体则选择 C4F8，主要用于326ppi以上产品，C4F8对光阻选择性中等，且有一点等相性，特征尺寸损耗 (CD loss)仍可接受；ILD线宽〈lum时，若继续使用C2HF5或C4F 8，特征尺寸损耗就偏高，需 寻找新的蚀刻气体。
[0006] 在所述【背景技术】部分公开的上述信息仅用于加强对本公开的背景的理解，因此它 可以包括不构成对本领域普通技术人员已知的现有技术的信息。
【发明内容】
[0007] 为解决上述技术问题，本发明提供了一种半导体结构及其蚀刻方法。
[0008] 本公开的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中 变得显然，或者可以通过本公开的实践而获得。
[0009] -种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层，位于所述第一 组绝缘层之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝缘层，所述第 一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝缘层；所述蚀 刻方法包括：以摩尔比为第一比例的CF 4与C4F6的混合气为蚀刻气体蚀刻所述第三组绝缘 层；以摩尔比为第二比例的CF 4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层；及以 C4F6为蚀刻气体蚀刻所述第一组绝缘层。
[0010] 根据本发明的一实施方式，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝 缘层选自氧化娃层、氢化娃层或氮化娃层。
[0011] 根据本发明的另一实施方式，所述第一组绝缘层的厚度为600-2000A，所述第二 组绝缘层的厚度为1000-2000A，所述第三组绝缘层的厚度为4000-8000A。
[0012] 根据本发明的另一实施方式，所述第一组绝缘层为氧化硅层和氮化硅层，所述第 二组绝缘层为氮化硅层，所述第三组绝缘层为氮化硅层和氧化硅层。
[0013] 根据本发明的另一实施方式，所述第一比例为8:1~10:1。
[0014] 根据本发明的另一实施方式，所述第二比例为5:1~8:1。
[0015] 根据本发明的另一实施方式,所述蚀刻气体还包括惰性气体,所述惰性气体选自 He、Ar、O2 或 N2。
[0016] 本发明进一步提供了一种半导体结构，包括：基板；有源层，位于所述基板之上； 多个叠置的绝缘层，位于所述有源层之上，其中，所述多个叠置的绝缘层具有暴露所述有源 层的通孔，所述通孔与所述有源层的夹角为50° -80°。
[0017] 根据本发明的另一实施方式，所述通孔与所述有源层的夹角为60° -70°。
[0018] 根据本发明的另一实施方式，所述多个叠置的绝缘层的厚度为5600-12000 A。
[0019] 根据本发明的另一实施方式，所述有源层为多晶硅层，所述多个叠置的绝缘层包 括：第一氧化硅层，位于所述多晶硅层之上；第一氢化硅层，位于所述第一氧化层之上；第 一栅极层，位于所述第一氢化娃层之上；第二氢化娃层，位于所述第一氢化娃层和所述第一 栅极层之上；第二栅极层，位于所述第二氢化硅层之上；第三氢化硅层，位于所述第二栅极 层和所述第二氢化硅层之上；第二氧化硅层，位于所述第三氢化硅层之上；以及数据线层， 位于所述第二氧化硅层之上。
[0020] 根据本发明的另一实施方式，所述第一氧化娃层、第一氢化娃层的厚度均为 300 1000A，所述第二氢化硅层的厚度为1000-2000A，所述第三氢化硅层、第二氧化硅 层的厚度均为2000-4000A。
[0021] 本发明所提供的蚀刻方法，采用不同比例的蚀刻气体对各层进行蚀刻，使半导体 结构的蚀刻孔的角度（taper)控制在50° -80°之间，且对多晶硅具有很高的选择比。根据 本公开的蚀刻方法得到的半导体结构，具有大倾角的通孔，可以满足窄线宽的要求。另外， 本发明所提供的半导体结构，增加一道GL层，可用于电容，具有延长放电时间的效果。
【附图说明】
[0022] 通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得 更加明显。
[0023] 图1为本发明实施例1的半导体结构被蚀刻后的结构示意图；
[0024] 图2为本发明实施例3的半导体结构的示意图。
【具体实施方式】
[0025] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形 式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将 全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清 晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它 们的详细描述。
[0026] 所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式 中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而， 本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更 多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、 材料或者操作以避免模糊本公开的各方面。
[0027] 本发明提供了 一种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层， 位于所述第一组绝缘层之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝 缘层，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝 缘层；所述蚀刻方法包括：以第一比例的的混合气为蚀刻气体蚀刻所述第三组绝 缘层；以第二比例的CF 4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层；及以C4F 6为蚀 刻气体蚀刻所述第一组绝缘层。
[0028] 本发明的含硅绝缘层可以为氧化硅、氢化硅或氮化硅，但不限于此，例如绝缘层也 可以为其他材料(氮氧化硅）或组合。
[0029] 根据本发明的一实施方式，待蚀刻的半导体结构可包括：第一氧化硅层，形成于所 述第一氧化娃层之上的第一氮化娃层；形成于所述第一氮化娃层之上的第二氮化娃层；形 成于所述第二氮化硅层之上的第三氮化硅层，形成于所述第三氮化硅层之上的第二氧化硅 层。其中，第一氧化娃层和第一氮化娃层为第一组绝缘层；第二氮化娃层为第二组绝缘层； 第三氮化硅层和第二氧化硅层为第三组绝缘层。但本发明的三组绝缘层不以此为限，还可 以为其它的单层或多层。
[0030] 由于本发明的半导体结构中，各层的组分、厚度不尽相同，因此要完成蚀刻，且使 蚀刻孔的taper控制在50° -80°之间，需根据taper角及各层厚度采用不同比例的蚀刻 气体对各层进行蚀刻。
[0031] 例如，参见图1，第二氧化硅层5和第三氮化硅4层位于最上方，线宽相对较大，在 3-5 μ m之间，可米用CF4和C4F6的混合气对第二氧化娃层5和第三氢化娃层4进行蚀刻，其 中，CF 4与C4F6的比例(摩尔比)优选为8:1~10:1，本发明的蚀刻气体还可进一步包含惰性 气体，例如 He、Ar、02*N2。
[0032] 第二氮化硅层3位于上述两层的下方，线宽在1-3 μ m之间，可采用CF4、C4F6的混 合气对第二氮化硅层3进行蚀刻，其中CF 4、C4F6的比例优选为5:1~8:1。
[0033] 第一氮化硅层2和第一氧化硅层1位于下层，其线宽小于1 μ m，此线宽已不适于使 用CF4，因此，仅采用C4F6及惰性气体的混合气对该两层进行蚀刻。
[0034] 本申请发明人发现，C4F6的选择比高于C4F 8，底切现象不明显，特征尺寸损耗小，可 达更细线宽，且易分解，环保系数更高，适于本发明中线宽小于Iym的第一氮化硅层和第 一氧化娃层的蚀刻。
[0035] 根据本发明的实施方式，以C4F6和惰性气体N2所形成的混合气蚀刻第一氮化硅层 和第一氧化娃层，但不限于此，C 4F6也可单独用于蚀刻第一氢化娃层和第一氧化娃层。
[0036] 本发明进一步提供了一种半导体结构，包括基板；有源层，位于所述基板之上；多 个叠置的绝缘层，位于所述有源层之上，其中，所述多个叠置的绝缘层具有暴露所述有源层 的通孔，所述通孔与所述有