半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺 寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。继而集成电路制备 工艺不断革新，W提高制得的集成电路电器元件的质量。
[0003] 如在C0MS的栅极制备工艺中，后栅极（gatelast)工艺已逐渐取代前栅（gate first)工艺W提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成开口后， 直接于开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺W激活源漏中 的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温 加热，其会导致晶体管的阔值电压Vt漂移，从而影响半导体器件的电学性能。
[0004] 在后栅工艺中，参考图1所示，先在半导体衬底10上形成伪栅材料层（图中未标 示)，之后刻蚀所述伪栅材料层，在所述半导体衬底10上形成伪栅结构11 ;向所述半导体衬 底10内注入离子，形成伪栅结构11的源/漏区14后，参考图2所示，在所述半导体衬底10 上沉积介质层12,所述介质层12覆盖所述伪栅结构11，之后采用CMP(化学机械研磨)去除 所述伪栅结构11上的介质层12,至露出所述伪栅结构11的伪栅材料层；参考图3所示，在 刻蚀去除所述伪栅结构11，从而在介质层12内形成栅极凹槽13后，向所述栅极凹槽13内 填充栅极材料形成栅极（图中未显示)。
[0005] 后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改 善形成的半导体器件的电学性能。
[0006] 然而在实际操作过程中，参考图4所示，在CMP工艺后，在所述介质层12的表面会 出现凹槽15的缺陷。在后续向所述栅极凹槽13内填充栅极材料后，在所述凹陷15内同样 会形成一层导电层。所述导电层会造成后续形成的栅极间的电导通现象（gatebridge)， 从而影响半导体器件的性能。
[0007] 为此，在后栅工艺中，如何避免在CMP工艺后在介质层表面形成凹槽，进而在后续 工艺中避免栅极间的电导通现象（gatebridge),W确保最终形成的半导体器件的性能是 本领域技术人员亟需解决的问题。
【发明内容】
[0008] 本发明解决的问题是提供一种半导体器件的形成方法，减少栅极与栅极之间的电 导通现象。
[0009] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0010] 提供半导体衬底，在所述半导体衬底上形成伪栅结构，所述伪栅结构包括伪栅材 料层；
[0011] 在所述半导体衬底上形成介质层，所述介质层覆盖所述伪栅结构；
[0012] 采用第一平坦化工艺去除部分厚度的所述介质层；
[0013] 在剩余介质层表面形成修复介质层；
[0014] 采用第二平坦化工艺去除所述修复介质层和剩余介质层，直至露出所述伪栅材料 层。
[0015] 可选地，所述修复介质层的厚度为200~500A。
[0016] 可选地，形成修复介质层的步骤包括；采用SACVD工艺形成所述修复介质层；
[0017] 所述SACVD工艺采用TE0S和〇3形成所述修复介质层。
[0018] 可选地，采用SACVD工艺形成所述修复介质层的工艺参数包括：
[0019] 控制温度为400~50(TC，气压为500~700torr，TE0S和〇3的流量比为1:30~ 1:18。
[0020] 可选地，采用第一平坦化工艺去除部分厚度的所述介质层包括：采用固定磨料研 磨步骤的CMP工艺去除部分厚度的介质层。
[0021] 可选地，所述伪栅结构的伪栅材料层上还覆盖有硬掩模层，所述介质层还覆盖所 述硬掩模层；
[0022] 去除部分厚度的所述介质层包括：
[0023] 采用第一平坦化工艺去除部分所述介质层，直至露出所述硬掩模层。
[0024] 可选地，采用第二平坦化工艺去除所述修复介质层和剩余介质层的方法为；采用 浆料研磨步骤的CMP工艺。
[00巧]可选地，所述介质层包括第一介质层和第二介质层，所述介质层的形成工艺包 括：
[0026]控制温度为400~500°C，通入TE0S和化，在所述半导体衬底上形成第一介质层， 所述第一介质层覆盖所述伪栅结构；
[0027] 控制温度为350~500°C，通入TE0S和化，在所述第一介质层上形成第二介质层。
[0028] 可选地，采用第一平坦化工艺去除部分厚度的所述介质层包括：
[0029] 先采用浆料研磨步骤的CMP工艺，研磨所述第二介质层，至至少露出部分所述第 一介质层；
[0030] 之后，采用固定磨料研磨步骤的CMP工艺，继续研磨所述介质层；
[0031] 采用第二平坦化工艺去除所述修复介质层和剩余介质层的步骤包括；采用浆料研 磨步骤的CMP工艺进行所述第二平坦化工艺。
[0032] 可选地，所述第二介质层的厚度为2000A~3000A。
[0033] 与现有技术相比，本发明的技术方案具有W下优点：
[0034] 在采用第一平坦化工艺去除部分厚度的介质层后，在所述介质层上形成修复介质 层。所述修复介质层可及时填充满去除部分介质层后，在所述介质层表面形成的凹槽，提高 介质层表面的平整度。从而可在后续采用第二平坦化工艺去除修复介质层和介质层，露出 伪栅材料层后，有效提高所述介质层表面的平整度，避免在介质层表面形成较大凹槽缺陷。 上述技术方案可在后续去除伪栅材料层，于所述介质层内形成栅极凹槽，并向栅极凹槽内 填充栅极材料时，避免基于所述介质层表面形成有凹槽，而在该些凹槽内同时填充栅极材 料，形成连接相邻栅极的导电层，进而出现栅极间的电导通现象（gatebridge),减少栅极 缺陷。
【附图说明】
[0035] 图1和图4为现有技术一种半导体器件的后栅工艺的结构示意图；
[0036] 图5至图11为本发明半导体器件的形成方法一实施例形成的半导体器件的结构 示意图；
[0037] 图12为采用本发明半导体器件的形成方法一实施例形成的半导体器件与现有的 半导体器件的性能对比图。
【具体实施方式】
[0038] 正如【背景技术】中所述，在后栅工艺中，在去除伪栅结构上的介质层后，在介质层表 面会形成较大的凹槽；后续去除伪栅结构，在介质层内形成栅极凹槽，并向栅极凹槽内填充 栅极材料过程中，会在介质层表层的凹槽内形成导电层，该些导电层会造成相邻栅极间电 导通现象（gatebridge),降低半导体器件的性能。
[0039] 分析其原因，现有研磨去除伪栅结构上方的介质层的CMP工艺中，包括浆料 (Slurry)研磨步骤和固定磨料（FixAbrasive)研磨步骤。相比于Slurry研磨，Fix Abrasive研磨可更好地控制研磨终点，因而在去除伪栅结构上的介质层，W露出伪栅结构 的过程中，包括；先采用Slurry研磨去除部分的介质层后，再采用FixAbrasive研磨工艺， 直至临近研磨终点；之后，再采用Slurry研磨，去除最后剩余的少量介质层，至露出伪栅材 料层。然而，FixAbrasive研磨对于介质层表面损伤较大，因而在FixAbrasive研磨后， 介质层表面会出现较大的凹槽缺陷，即使后续采用的slurry研磨，也无法很好地弥补基于 FixAbrasive研磨在介质层表面形成的凹陷缺陷。
[0040] 后续在去除所述伪栅结构，在介质层内形成栅极凹槽后，介质层表面的凹槽会衔 接相邻的栅极凹槽；之后在栅极凹槽内