在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0043]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0044]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0045]实施例一
[0046]本发明的半导体器件，包括半导体浮栅ETOX结构，相对于SRAM具有更小的单元尺寸和更低的功耗。该半导体器件，可以为各种单芯片S0C。
[0047]下面，参照图1来描述本实施例的半导体器件的结构。如图1所示，本实施例的半导体器件，包括半导体衬底100以及位于半导体衬底100上的至少一个第一晶体管11和至少一个第二晶体管22。
[0048]其中，第一晶体管11包括:位于半导体衬底100上的第一栅极介电层101与位于第一栅极介电层101之上的第一栅极(也可称作开关栅极)102，位于半导体衬底100内且位于第一栅极102两侧的第一源极1041和第一漏极1042，位于第一源极1041之上的第一源极连接端子1051和位于第一漏极1042之上的第一漏极连接端子1052。
[0049]其中，第二晶体管22包括:位于半导体衬底100上的第二栅极介电层201、位于第二栅极介电层201之上的浮栅(floating gate)202、位于浮栅202之上且与第二栅极介电层201的一部分相邻接的控制栅(control gate)205、位于浮栅202与控制栅205之间将浮栅202与控制栅205所隔离的第一绝缘层203、以及位于半导体衬底100内且位于浮栅202两侧的第二源极2041和第二漏极2042 ;还包括位于半导体衬底100内并位于第二栅极介电层201下方的局部掺杂子区2001，并且，所述浮栅202通过所述第二栅极介电层201上的开口与所述局部掺杂子区2001相接触。其中，浮栅202的材料为半导体。示例性地，第二源极2041和第二漏极2042为N型掺杂，局部掺杂子区2001为P型掺杂，浮栅202为P型掺杂。此外，第二晶体管22还可以包括位于半导体衬底100内且位于第二漏极2042与局部掺杂子区2001下方的第二漏极延伸区2002，也就是说，局部掺杂子区2001位于第二漏极2042所在的区域内。通过设置第二漏极延伸区2002，可以相对于现有技术提高沟道的导通率。
[0050]需要说明的是，位于第一源极1041和第一漏极1042之间的为第一 P掺杂沟道1001，位于第二源极2041和第二漏极2042之间的为第二 P掺杂沟道2003。第一晶体管11还可以包括栅极侧壁、栅极偏移侧壁以及其他组件，第二晶体管22也可以包括其他组件，在此并不进行限定。本实施例的半导体器件还可以包括浅沟槽隔离、阱区的结构，在此并不进行限定。
[0051]在本实施例中，第一晶体管11的第一栅极102与第二晶体管22的浮栅202采用相同的材料(例如多晶硅)制备。第一晶体管11的第一源极连接端子1051和第一漏极连接端子1052与第二晶体管的控制栅205采用相同的材料制备。由于材料相同，第一栅极102与浮栅202可以在同一工艺中制备，第一源极连接端子1051、第一漏极连接端子1052与第二晶体管的控制栅205可以在同一工艺中制备。采用这一设计，第一源极连接端子1051、第一漏极连接端子1052不需额外单独制备，显然可以简化工艺，并在一定程度上减小该半导体器件的尺寸。
[0052]可选地，所述第一栅极介电层101与所述第二栅极介电层201的材料相同，二者可以在同一工艺中制备。
[0053]可选地，所述第一栅极102与所述浮栅202的材料相同。示例性地，所述第一栅极102与所述浮栅202的材料为多晶硅。
[0054]其中，所述控制栅205的材料可以为多晶硅或其他合适的材料。所述第一源极1041和所述第一漏极1042可以为N型掺杂。
[0055]可选地，所述第一晶体管11还可以包括位于所述第一栅极介电层以及第一栅极的两侧的偏移侧壁，其中，所述偏移侧壁的材料与所述第一绝缘层203的材料相同，二者可以在同一工艺中制备。
[0056]显然，在本实施例中，第二晶体管为采用半导体浮栅ETOX结构的晶体管。由于控制栅205与第二栅极介电层201、浮栅202的不同于现有技术的位置关系，可以提高读写速率。
[0057]本发明的半导体器件，第一晶体管的第一源极连接端子和第一漏极连接端子与第二晶体管的控制栅的材料相同，因此可以在同一工艺中制备，从而可以简化工艺，减小该半导体器件的尺寸。
[0058]实施例二
[0059]下面，参照图2A-图2E以及图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。其中，图2A至2E为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
[0060]本实施例的一种半导体器件的制造方法，用于制造实施例一所述的半导体器件，主要包括如下步骤:
[0061]步骤Al:提供半导体衬底100，在半导体衬底100上形成第一栅极介电层101和第二栅极介电层201。
[0062]示例性地，形成第一栅极介电层101和第二栅极介电层201的方法为:在半导体衬底100上沉积栅极介电材料层；对该栅极介电材料层进行图形化，同时形成第一栅极介电层101和第二栅极介电层201。
[0063]其中，半导体衬底100还可以包括位于第二栅极介电层201下方的第二漏极延伸区2002。其中，第二漏极延伸区2002为N型掺杂区。此外，半导体衬底100还可以包括浅沟槽隔离、阱区等，在此并不进行限定。
[0064]需要解释的是，在本实施例中，第一栅极介电层101为第一晶体管的栅极介电层，第二栅极介电层201为采用半导体浮栅ETOX结构的第二晶体管的栅极介电层。并且，后续形成的第一源极、第一漏极等与第一晶体管相对应，后续形成的第二源极、第二漏极、控制栅等与第二晶体管相对应。
[0065]步骤A2:对第二栅极介电层201进行刻蚀以在所述第二栅极介电层201上形成开口，并通过所述开口进行离子注入以在所述半导体衬底100内形成局部掺杂子区2001。
[0066]示例性地，进行离子注入所注入的离子为P型离子，即，局部掺杂子区2001为P型掺杂。
[0067]经过步骤Al和A2，形成的图形如图2A所示。
[0068]步骤A3:沉积第一多晶硅层并进行图形化，以形成位于第一栅极介电层101之上的第一栅极102与位于第二栅极介电层201之上的浮栅202，其中，浮栅202通过所述第二栅极介电层201上的所述开口与所述局部掺杂子区2001相接触，如图2B所示。
[0069]其中，所述第二栅极介电层201的一部分未被所述浮栅202所覆盖，如图2B所示。
[0070]步骤A4:沉积覆盖第一栅极102与浮栅202的绝缘材料层并进行图形化，以形成覆盖浮栅202的顶面与至少一个侧壁的第一绝缘层203，如图2C所示。
[0071]在本步骤中，还可以在对绝缘材料层进行图形化的过程中，同时形成位于第一栅极102两侧的偏移侧壁。并且，在形成第一绝缘层203之后，还可以形成位于第一栅极102两侧的第一侧壁以及位于浮栅两侧的第二侧壁。
[0072]步骤A5:在半导体衬底100的位于第一栅极102两侧的区域内形成第一源极1041和第一漏极1042，在半导体衬底100的位于浮栅202两侧的区域内形成第二源极2041和第二漏极2042，如图2D所示。
[0073]其中，形成第一源极1041和第一漏极1042以及第二源极