存储器元件的半导体结构及布局结构的制作方法
【技术领域】
[0001] 本发明有关于一种存储器元件的半导体结构与布局结构，尤指一种闪存存储器元 件的半导体结构与布局结构。
【背景技术】
[0002] 半导体存储器元件普遍地使用于各种电子装置中，举例而言，非挥发性半导体存 储器（non-volatilesemiconductormemory)常用于手机、数字相机、个人数字助理、移 动计算装置、非移动计算装置及其他装置中。在非挥发性（non-volatile)半导体存储器 中，电可擦除可编程式只读存储器巧lectricallyE；ras油leProgramm油leReadOnly Memory,EEPROM)及闪存存储器（flashmemory)即为最广泛使用的非挥发性半导体存储 器。
[0003] 而随着半导体制作工艺的进步W及元件的缩小，半导体存储器元件面临到更多的 挑战。举例来说，现有闪存存储器单元胞包含一存储栅极（memorygate),W及一与该存储 栅极她邻的选择栅极（selectgate)。随着元件与制作工艺容忍度（processwindow)的缩 小，选择栅极与接触插塞之间的不对准（misalignment)问题益发影响元件的表现，甚至导 致闪存存储器元件的失效。另外，当选择栅极为一间隙壁型态的选择栅极时，其具有一倾斜 且不平坦的表面，因此设置于选择栅极上且必须与选择栅极实体接触的接触插塞不易与此 一表面确实地接触，而更引发了可靠度（reli油ility)问题。
【发明内容】
[0004] 因此，本发明之一目的在于提供一种存储器元件的半导体结构W及布局结构，W 克服接触插塞与选择栅极之间的对准与可靠度等问题。
[0005] 根据本发明，提供一种存储器元件的布局结构，该存储器元件的布局结构包含有 多个第一栅极图案、多个第一接触垫（landingpad)图案、多个虚置图案、多个第二接触垫 图案、W及多个第二栅极图案。该等第一接触垫图案彼此平行且与该等第一栅极图案电性 连接。该等虚置图案与该等第一接触垫图案交错排列，而该等第二接触垫图案则分别设置 于一该第一接触垫图案与一该虚置图案之间。另外，该等第二栅极图案电性连接至该等第 二接触垫图案。
[0006] 根据本发明，另提供一种存储器元件的半导体结构，该半导体结构包含有一基底、 多个设置于该基底上的存储器元件、多个设置于该基底上的存储栅极接触垫、多个设置于 该基底上的虚置栅极、多个设置于该基底上的选择栅极接触垫、W及多个分别形成于该等 选择栅极接触垫上的选择栅极接触插塞。该等存储器元件分别包含一存储栅极与一选择栅 极，该等存储栅极接触垫电性连接至该等存储栅极，该等选择栅极接触垫则电性连接至该 等选择栅极。该等虚置栅极与该等存储栅极接触垫为交错设置，而该等选择栅极接触垫则 设置于一该存储栅极接触垫与一该虚置栅极之间。另外，该等选择栅极接触垫包含一凹陷 部，该凹陷部的底部具有一平坦表面，而该等选择栅极接触插塞是接触该平坦表面。
[0007] 根据本发明所提供的存储器元件的半导体结构与布局结构，利用虚置栅极的设 置，增加选择栅极接触垫的制作工艺容忍度，并且使得选择栅极接触垫包含一具有平坦表 面的凹陷部，故选择栅极接触插塞可接触该平坦表面而改善存储器元件的可靠性。
【附图说明】
[0008] 图1为本发明所提供的一存储器元件的布局结构的一较佳实施例的示意图。
[0009] 图2为沿图1中A-A'切线所获得的存储器元件的半导体结构的剖面示意图。
[0010] 图3为沿图1中B-B'切线所获得的存储器元件的半导体结构的剖面示意图。
[0011] 主要元件符号说明
[0012]
【主权项】
1. 一种存储器兀件的布局结构，包含有： 多个第一栅极图案； 多个第一接触垫（landing pad)图案，该多个第一接触垫图案彼此平行且与该多个第 一栅极图案电性连接； 多个虚置图案，该多个虚置图案与该多个第一接触垫图案交错排列； 多个第二接触垫图案，分别设置于一该第一栅极图案与一该虚置图案之间；以及 多个第二栅极图案，电性连接至该多个第二接触垫图案。
2. 如权利要求1所述的存储器元件的布局结构，其中该多个虚置图案与该多个第一接 触垫图案、该多个第一栅极图案、该多个第二接触垫图案与该多个第二栅极图案电性分离。
3. 如权利要求1所述的存储器元件的布局结构，其中该多个第一栅极图案为两两成 对。
4. 如权利要求3所述的存储器兀件的布局结构，其中一该第一接触垫图案与一该成对 的第一栅极图案电性连接。
5. 如权利要求4所述的存储器元件的布局结构，其中该第一接触垫图案的宽度小于该 成对的第一栅极图案之间的距离。
6. 如权利要求5所述的存储器元件的布局结构，其中该多个虚置图案与该多个第二接 触垫图案分别与一该第一接触垫图案对应。
7. 如权利要求3所述的存储器元件的布局结构，还包含多个第一掺杂区图案，分别设 置于该成对的第一栅极图案之间。
8. 如权利要求1所述的存储器元件的布局结构，还包含多个第二掺杂区图案，分别设 置于该多个第二栅极图案之间。
9. 如权利要求1所述的存储器元件的布局结构，其中该多个第二接触垫图案的宽度大 于该多个第二栅极图案的宽度。
10. 如权利要求1所述的存储器元件的布局结构，其中该多个虚置图案的长度小于该 多个第一接触垫图案的长度与该多个第二接触垫图案的长度。
11. 如权利要求1所述的存储器元件的布局结构，还包含多个第一接触插塞图案与多 个第二接触插塞，分别形成于该多个第一接触垫图案与该多个第二接触垫图案上。
12. -种存储器元件的半导体结构，包含有： 基底； 多个存储器元件，设置于该基底上，该多个存储器元件分别包含有存储栅极与选择栅 极； 多个存储栅极接触垫，设置于该基底上，且电性连接至该多个存储栅极； 多个虚置栅极，设置于该基底上，该多个虚置栅极与该多个存储栅极接触垫交错设 置； 多个选择栅极接触垫，设置于一该存储栅极接触垫与一该虚置栅极之间，且电性连接 至该多个选择栅极；以及 多个选择栅极接触插塞，分别形成于该多个选择栅极接触垫上，其中 该多个选择栅极接触垫包含凹陷部，该凹陷部的底部包含一平坦表面，且该多个选择 栅极接触插塞接触该平坦表面。
13. 如权利要求12的存储器元件的半导体结构，其中该多个选择栅极分别与该多个存 储栅极相邻，且相邻的该多个选择栅极与该多个存储栅极彼此电性隔离。
14. 如权利要求12的存储器元件的半导体结构，其中该多个选择栅极包含一间隙壁型 选择栅极，且分别包含一斜面。
15. 如权利要求12的存储器元件的半导体结构，其中该多个存储器元件分别还包含一 源极区域与一漏极区域，该源极区域与该选择栅极分别设置于该存储栅极的相对两侧，该 漏极区域与该存储栅极分别设置于该选择栅极的相对两侧。
16. 如权利要求12的存储器元件的半导体结构，其中该多个存储栅极接触垫、该多个 选择栅极接触垫、该多个虚置栅极、该多个存储栅极与该多个选择栅极包含相同的材料。
17. 如权利要求12的存储器元件的半导体结构，还包含多个绝缘层，电性隔离该多个 存储栅极接触垫、该多个选择栅极接触垫以及该多个虚置栅极。
18. 如权利要求12的存储器元件的半导体结构，还包含多个存储栅极接触插塞，分别 与该多个存储栅极接触垫电性连接。
【专利摘要】本发明公开一种存储器元件的半导体结构及布局结构，其布局结构包含有多个第一栅极图案、多个第一接触垫图案、多个虚置图案、多个第二接触垫图案、以及多个第二栅极图案。该等第一接触垫图案彼此平行且与该等第一栅极图案电性连接。该等虚置图案与该等第一接触垫图案交错排列，而该等第二接触垫图案则分别设置于一该第一接触垫图案与一该虚置图案之间。另外，该等第二栅极图案是电性连接至该等第二接触垫图案。
【IPC分类】H01L27-115, H01L29-423
【公开号】CN104810369
【申请号】CN201410031716
【发明人】陈震, 王献德, 邱意珊, 程伟
【申请人】联华电子股份有限公司
【公开日】2015年7月29日
【申请日】2014年1月23日