具有双功函数掩埋栅电极的晶体管及其制造方法
【专利说明】具有双功函数掩埋栅电极的晶体管及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年I月29日提交的申请号为10-2014-0011584的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种晶体管，且更具体地涉及具有双功函数掩埋栅电极的晶体管及其制造方法。
【背景技术】
[0004]金属栅电极可以应用为晶体管的栅电极。具有低电阻的金属栅电极可以降低栅极电阻。另外，由于金属栅电极可以具有高功函数，所以沟道剂量(channel dose)可以被降低，这导致泄漏电流减小且晶体管性能改善。
[0005]然而，由于在源/漏极区中的金属栅电极和结区重叠处栅致漏极泄漏(GIDL)增加了，所以由于高功函数的原因可能要引起问题。特别地，在掩埋栅型晶体管中，由于掩埋金属栅电极与源/漏极区之间的重叠面积大，所以栅致漏极泄漏(GIDL)可能是问题。
[0006]为了减少栅致漏极泄漏(GIDL)，可以降低掩埋金属栅电极的高度，且可以最小化掩埋金属栅电极和源/漏极区之间的重叠区域。
[0007]然而，如果掩埋金属栅电极的高度被降低，则存在栅极电阻增加以及晶体管的电流驱动能力降低的问题。
[0008]因而，需要栅致漏极泄漏(GIDL)和电流驱动能力之间改善的折中特性。
【发明内容】
[0009]本发明的各种实施例涉及用于减小栅致漏极泄漏且改善电流驱动能力的掩埋栅型晶体管及其制造方法。
[0010]在本发明的一个实施例中，一种晶体管可以包括:源极区和漏极区，其分开地形成在衬底中；沟槽，其被限定在源极区和漏极区之间的衬底中；以及栅电极，其形成在沟槽中，所述栅电极包括:第一电极，其掩埋在沟槽的底部之上；第二电极，形成在第一电极之上；以及内衬电极，其具有界面部分和侧面部分，所述界面部分位于第一电极和第二电极之间，所述侧面部分位于第二电极的侧壁上且与源极区和漏极区重叠。
[0011]在本发明的另一个实施例中，一种晶体管可以包括:隔离层，其形成在衬底中且限定有源区；源极区和漏极区，其形成在有源区中且彼此分开；沟槽，其被限定在源极区和漏极区之间的有源区中，且延伸至隔离层中；鳍区，其形成在沟槽之下有源区中；以及栅电极，其覆盖鳍区，且位于沟槽中，所述栅电极包括:第一电极，其覆盖鳍区的顶部和侧壁，且掩埋在沟槽之下；第二电极，其在第一电极之上；以及内衬电极，其具有界面部分和侧面部分，所述界面部分位于第一电极和第二电极之间，所述侧面部分位于第二电极的侧壁上且与源极区和漏极区重叠；以及阻挡层，其在内衬电极和第二电极之间。
[0012]在本发明的另一个实施例中，一种制造晶体管的方法可以包括:在衬底中限定沟槽；形成具有第一功函数且间隙填充沟槽的第一导电层；从衬底的顶表面去除第一导电层以形成部分地间隙填充沟槽的第一电极；在第一电极的顶表面、沟槽的侧壁和衬底的顶表面上形成具有低于第一功函数的第二功函数的第二导电层；在第二导电层之上形成阻挡层；在阻挡层之上形成低电阻层来间隙填充沟槽；从衬底的顶表面去除低电阻层、阻挡层和第二导电层以形成第二电极和内衬电极；以及在衬底中形成源极区和漏极区，源极区和漏极区通过沟槽彼此分开且具有与内衬电极重叠的深度。
[0013]在本发明的另一个实施例中，一种电子器件可以包括至少一个掩埋栅型晶体管，掩埋栅型晶体管包括:源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括:掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
[0014]在本发明的另一个实施例中，一种半导体器件可以包括至少一个掩埋栅型晶体管，掩埋栅型晶体管包括:源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括:掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
[0015]在本发明的另一个实施例中，一种集成电路可以包括至少一个掩埋栅型N沟道晶体管，掩埋栅型N沟道晶体管包括:源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括:掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
[0016]在本发明的另一个实施例中，一种存储器单元可以包括掩埋栅型晶体管，掩埋栅型晶体管包括:源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括:掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
【附图说明】
[0017]图1是说明根据本发明的第一实施例的晶体管的平面图。
[0018]图2A是沿着图1中的线A-A’截取的截面图。
[0019]图2B是沿着图1中的线B-B’截取的截面图。
[0020]图3A和图3B是说明根据本发明的第二实施例的晶体管的截面图。
[0021]图4A至图4F是说明制造根据本发明的第一实施例的晶体管的示例性方法的图。
[0022]图5A至图5F是说明制造根据本发明的第二实施例的晶体管的示例性方法的图。
[0023]图6是说明包括根据本发明的实施例的晶体管的示例性半导体器件的图；
[0024]图7是说明包括根据本发明的实施例的晶体管的另一个示例性半导体器件的平面图。
[0025]图8A是沿着图7中的线A-A’截取的截面图。
[0026]图8B是沿着图7中的线B-B’截取的截面图。
[0027]图9A至图9C是说明包括根据本发明的实施例的晶体管的集成电路的各种应用实例的图；
[0028]图10是说明包括根据本发明的实施例的晶体管的电子器件的图。
【具体实施方式】
[0029]以下将参照附图更详细地描述各种实施例。然而，本发明可以采用各种形式来实施，且不应当被解释为局限于本文所列的实施例。更确切地，提供这些实施例使得本公开将充分和完整，且将向本领域的技术人员全面地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相同的部分。
[0030]附图不一定按比例，且在一些情况下，比例可以被夸大以清楚地说明实施例的特征。当第一层被称作为在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层和第二层之间或者第一层和衬底之间存在第三层的情况。
[0031]另外，应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未特意提及，单数形式可以包括复数形式，且反之亦然。
[0032]图1是说明根据本发明的第一实施例的晶体管的平面图。图2A是沿着图1中的线A-A’截取的截面图。图2B是沿着图1中的线B-B’截取的截面图。
[0033]将参照图1、图2A和图2B来描述晶体管100。
[0034]衬底101被制备。衬底101可以包括半导体衬底。衬底101可以是硅衬底。隔离层102形成在衬底101中。隔离层102可以包括隔离电介质层，所述隔离电介质层被间隙填充在隔离沟槽103中。有源区104在衬底101中通过隔离层102来限定。
[0035]具有预定深度的沟槽105被限定在衬底101中。沟槽105可以是在任意一个方向延伸的线型。沟槽105具有穿过有源区104和隔离层102延伸的形状。沟槽105具有比隔离沟槽103更浅的深度。沟槽105包括第一沟槽105A和第二沟槽105B。第一沟槽105A被限定在有源区104中。第二沟槽105B被限定在隔离层102中。第一沟槽105A和第二沟槽105B可以彼此通信。第一沟槽105A的底表面和第二沟槽105B的底表面可以位于同一水平处。
[0036]第一杂质区113和第二杂质区114形成在衬底101中。第一杂质区113和第二杂质区114中的每个掺杂有导电型杂