于第一接触插塞315和第二接触插塞319之间。位线316和第二接触插塞319之间的寄生电容由于气隙318A的存在而降低。由于寄生电容降低，所以感测余量可以改善。
[0084]存储元件320可以形成在第二杂质区313上。第二接触插塞319可以形成在存储元件320和第二杂质区313之间。第二接触孔319A被限定为穿通隔离层314，且每个第二接触插塞319可以形成在第二接触孔319A中。第二接触插塞319与第二杂质区313电连接。第二接触插塞319可以包括选自多晶硅、金属、金属硅化物和金属氮化物中的至少一种。例如，第二接触插塞319可以包括层叠有多晶硅、金属硅化物和金属的插塞结构。隔离层314可以是单层或多层。隔离层314可以包括选自氧化硅、氮化硅和氮氧化硅中的至少一种。隔离层314可以经由镶嵌工艺等来形成。隔离层314用于将相邻的第二接触插塞319彼此隔离。在本发明的另一个实施例中，可以另外地形成包围第二接触插塞319的侧壁的接触间隔件。接触间隔件可以具有气隙嵌入式多间隔件结构，或间隔件318可以不被气隙318A限定。隔离层314和位线结构的顶表面可以位于同一水平处。在本发明的另一个实施例中，第三接触插塞(未示出)可以另外地形成在第二接触插塞319上。第三接触插塞中的每个可以具有与位线结构和第二接触插塞319重叠的形状。第三接触插塞可以包括金属材料。
[0085]与第二接触插塞319电连接的存储元件320可以形成在第二接触插塞319上。存储元件320可以采用各种形式来实施。
[0086]存储元件320可以是电容器。因此，存储元件320可以包括接触第二接触插塞319的储存节点。储存节点可以具有圆柱状或柱状。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电容器电介质层可以具有层叠有第一氧化锆、氧化铝和第二氧化锆的ZAZ结构。板节点可以形成在电容器电介质层上。储存节点和板节点中的每个可以包括含金属材料。
[0087]存储元件320可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括选自Te和Se之间的至少一个以作为硫族化物元素。在本发明的另一个实施例中，可变电阻器可以包括过渡金属氧化物。在又一个实施例中，可变电阻器可以是磁性隧道结(MTJ) ο
[0088]由于掩埋栅电极306包括由高功函数材料形成的第一电极307和由低功函数材料形成的内衬电极308，且内衬电极308被形成为与第一杂质区312和第二杂质区313重叠的事实，所以不仅栅电阻可以减小，而且栅致漏极泄漏(GIDL)也可以减少。
[0089]因此，存储器单元的数据保留时间可以增加且半导体器件的刷新特性可以改善。
[0090]根据本发明的实施例的晶体管可以集成在晶体管电路中。另外，根据本发明的实施例的晶体管可以被应用于出于各种目的的具有晶体管的集成电路。例如，根据本发明的实施例的晶体管可以被应用于包括IGFET (绝缘栅FET)、HEMT (高电子迀移率晶体管)、功率晶体管、TFT (薄膜晶体管)等的集成电路。
[0091 ] 根据本发明的实施例的晶体管和集成电路可以构建在电子器件中。电子器件可以包括存储部分和非存储部分。存储部分可以包括SRAM、DRAM、FLASH、MRAM、ReRAM、STTRAM、FeRAM等。非存储部分可以包括逻辑电路。为了控制存储器件，逻辑电路可以包括感测放大器、解码器、输入/输出电路等。另外，逻辑电路可以包括除了存储器之外的各种集成电路(1C)。例如，逻辑电路可以包括微处理器、移动设备的应用处理器等。此外，非存储部分包括诸如与非(NAND)门的逻辑门、用于显示设备的驱动器1C、诸如电源管理IC(PMIC)的电源半导体器件等。电子器件可以包括计算系统、图像传感器、照相机、移动设备、显示设备、传感器、医疗器械、光电设备、射频识别(RFID)、光伏电池、用于汽车的半导体器件、用于有轨电车的半导体器件、用于飞机的半导体器件等。
[0092]现在将描述包括根据本发明的实施例的晶体管的各种应用实例。
[0093]图9A至图9C是说明包括根据本发明的实施例的晶体管的集成电路的各种应用实例的图。
[0094]图9A中所示的集成电路400包括多个高压晶体管401和多个低压晶体管402。
[0095]图9B中所示的集成电路500包括多个逻辑晶体管501和多个非逻辑晶体管502。
[0096]图9C中所示的集成电路600包括用于存储器件的晶体管601和用于非存储器件的晶体管602。
[0097]上述高压晶体管401、低压晶体管402、逻辑晶体管501、非逻辑晶体管502、用于存储器件的晶体管601和用于非存储器件的晶体管602可以包括根据本发明的实施例的掩埋栅型晶体管。包括在集成电路400、500和600中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括双功函数掩埋栅电极。掩埋栅电极包括高功函数的第一电极、低功函数的内衬电极、低电阻的第二电极、以及在内衬电极和第二电极之间的阻挡层。内衬电极与源极区和漏极区重叠，且因此改善了栅致漏极泄漏(GIDL)特性。
[0098]因此，可以改善集成电路400、500和600的性能。
[0099]图10是说明包括根据本发明的实施例的晶体管的电子器件的图。
[0100]参见图10，电子器件700包括多个晶体管。电子器件700可以包括多个PM0SFET70l、#fNMOSFET 702 和多个CMOSFET 703oPM0SFET 70UNM0SFET 702 和 CMOSFET703晶体管中的至少一个可以包括根据本发明的实施例的掩埋栅型晶体管。包括在电子器件700中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括双功函数掩埋栅电极。掩埋栅电极包括高功函数的第一电极、低功函数的内衬电极、低电阻的第二电极、以及在内衬电极和第二电极之间的阻挡层。内衬电极与源极区和漏极区重叠，且因此改善了栅致漏极泄漏(GIDL)特性。因此，电子器件700可以按比例缩小，且以高速操作。
[0101]从以上描述显而易见的是，根据本发明的实施例，由于低功函数材料形成在金属栅电极和源极区/漏极区之间，所以电流驱动能力可以改善且栅致漏极泄漏(GIDL)可以减少。
[0102]另外，根据本发明的实施例，由于阻挡层形成在金属栅电极和低功函数材料之间，所以可以防止金属栅电极和低功函数材料的反应，从而抑制低功函数材料的功函数变化和接触电阻增加。
[0103]此外，根据本发明的实施例，可以通过高功函数材料来降低沟道剂量。
[0104]根据本发明的实施例，由于利用高功函数材料和低功函数材料形成掩埋栅电极以这种方式使得低功函数材料与源极区/漏极区重叠的事实，所以不仅栅电阻可以降低，而且栅致漏极泄漏(GIDL)可以减少。
[0105]尽管已出于说明性目的描述了各种实施例，但对本领域中的技术人员显而易见的是，在不脱离所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。
[0106]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0107]技术方案1.一种晶体管，包括:
[0108]源极区和漏极区，其分开地形成在衬底中；
[0109]沟槽，其被限定在所述源极区和所述漏极区之间的所述衬底中；以及
[0110]栅电极，其形成在所述沟槽中，
[0111]其中，所述栅电极包括:
[0112]第一电极，其被掩埋在所述沟槽的底部之上；
[0113]第二电极，其形成在所述第一电极之上；以及
[0114]内衬电极，其具有界面部分和侧面部分，所述界面部分位于所述第一电极和所述第二电极之间，所述侧面部分位于所述第二电极的侧壁上且与所述源极区和所述漏极区重置。
[0115]技术方案2.如技术方案I所述的晶体管，还包括阻挡层，其被设置在所述内衬电极和所述第二电极之间。
[0116]技术方案3.如技术方案I所述的晶体管，其中，所述第一电极包括具有第一功函数的材料，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的材料。
[0117]技术方案4.如技术方案I所述的晶体管，其中，所述第一电极包括具有比硅的中间能隙功函数更高的第一功函数的材料，而所述内衬电极包括具有比所述硅的中间能隙功函数更低的第二功函数的材料。
[0118]技术方案5.如技术方案I所述的晶体管，其中，所述第一电极和所述第二电极包括含金属材料，而所述内衬电极包括具有比所述第一电极更低的功函数的非金属材料。
[0119]技术方案6.如技术方案I所述的晶体管，其中，所述第一电极包括具有第一功函数的金属氮化物，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的多晶娃。
[0120]技术方案7.如技术方案I所述的晶体管，其中，所述第一电极包括氮化钛，而所述内衬电极包括掺杂有具有比氮化钛更低的功函数