质。例如，导电型杂质可以包括磷(P)或硼(B)。第一杂质区113和第二杂质区114形成在沟槽105的两侧上有源区104中。第一杂质区113和第二杂质区114分别与源极区和漏极区相对应。第一杂质区113和第二杂质区114的底表面可以位于从有源区104的顶表面起预定的深度处。第一杂质区113和第二杂质区114可以限定沟槽105的侧壁。第一杂质区113和第二杂质区114的底表面可以比沟槽105的底表面更高。
[0037]栅电介质层106形成在沟槽105的底表面和侧壁上。栅电介质层106可以包括选自氧化硅、氮化硅、氮氧化硅和高k材料中的至少一种。高k材料可以是具有比氧化硅和氮化硅的介电常数更高的介电常数的材料。
[0038]掩埋栅电极107形成在沟槽105中。掩埋栅电极107包括第一电极108、内衬电极109、阻挡层110以及第二电极111。第一电极108部分地间隙填充在沟槽105中。内衬电极109形成在第一电极108的顶表面和沟槽105的侧壁上。第二电极111部分地间隙填充内衬电极109上的沟槽105。内衬电极109的顶表面的高度和第二电极111可以相同。覆盖层112被间隙填充在内衬电极109和第二电极111上。阻挡层110形成在内衬电极109和第二电极111之间。掩埋栅电极107位于比衬底101的顶表面更低的水平处。
[0039]第一电极108包括具有比内衬电极109更低的电阻率(specific resistance)的材料。第一电极108和内衬电极109包括具有不同功函数的材料。第一电极108包括高功函数材料。内衬电极109包括低功函数材料。高功函数材料具有比硅的中间能隙功函数(mid-gap work funct1n)更高的功函数。低功函数材料具有比娃的中间能隙功函数更低的功函数。高功函数材料具有比大约4.5eV更高的功函数。低功函数材料具有比大约4.5eV更低的功函数。第一电极108包括高功函数含金属材料。高功函数含金属材料可以包括金属氮化物。第一电极108可以包括氮化钛。
[0040]内衬电极109包括界面部分和侧面部分。界面部分位于第一电极108和第二电极111之间，而侧面部分位于第二电极111的侧壁上。侧面部分与第一杂质区113和第二杂质区114重叠。内衬电极109可以具有U形状。内衬电极109可以包括含硅材料。含硅材料包括多晶硅。多晶硅可以掺杂有杂质以具有低功函数。例如，内衬电极109可以包括掺杂有N型杂质的多晶硅。内衬电极109可以包括掺杂有磷或砷的N型掺杂多晶硅。第一电极108不与第一杂质区113和第二杂质区114重叠。内衬层109的侧面部分与第一杂质区113和第二杂质区114重叠。由于内衬电极109具有低功函数，所以可以通过内衬电极109来防止栅致漏极泄漏(GIDL)在第一杂质区113和第二杂质区114中发生。阈值电压通过第一电极108的高功函数来控制。例如，沟道的杂质浓度可以通过第一电极108的高功函数来降低。沟道被引入用于阈值电压调节的杂质。
[0041]第二电极111包括低电阻材料。第二电极111包括降低掩埋栅电极107的电阻的材料。第二电极111包括具有低于第一电极108和内衬电极109的电阻率的材料。第二电极111可以包括含金属材料。第二电极111可以包括钨以作为低电阻层。因此，第一电极108和第二电极111可以包括含金属材料，而内衬电极109可以包括非金属材料。为了降低掩埋栅电极107的电阻，内衬电极109被形成为薄的厚度。
[0042]阻挡层110起到防止内衬电极109和第二电极111反应的作用。阻挡层110可以包括具有低于内衬电极109的电阻率的含金属材料。阻挡层110可以包括含钛材料。例如，阻挡层110可以包括氮化钛。阻挡层110可以抑制内衬电极109和第二电极111的反应，且因此，可以减少泄漏电流。另外，阻挡层110防止内衬电极109和第二电极111彼此直接接触，因而，接触电阻被减小。
[0043]覆盖层112保护掩埋栅电极107。覆盖层112可以包括电介质材料。覆盖层112可以包括氮化硅。
[0044]掩埋栅电极107、第一杂质区113和第二杂质区114可以组成晶体管100。可以沿着第一杂质区113和第二杂质区114之间的沟槽105来限定晶体管100的沟道。掩埋栅电极107变成双功函数掩埋栅(BG)电极。双功函数掩埋栅电极包括具有高功函数的第一电极108和具有低功函数的内衬电极109。
[0045]图3A和图3B是说明根据本发明的第二实施例的晶体管的截面图。图3A是沿着图1中的线A-A’截取的截面图。图3B是沿着图1中的线B-B’截取的截面图。根据本发明的第二实施例的晶体管100的一些部件可以与根据本发明的第一实施例的晶体管100的一些部件相同。将省略相同部件的详细描述。
[0046]参见图3A和图3B，沟槽105包括第一沟槽105AF和第二沟槽105BF。第一沟槽105AF被限定在有源区104中。第二沟槽105BF被限定在隔离层102中。第一沟槽105AF和第二沟槽105BF可以彼此通信。第一沟槽105AF和第二沟槽105BF可以具有位于不同水平处的底表面。例如，第一沟槽105AF的底表面BI可以位于比第二沟槽105BF的底表面B2更高的水平处。由于在沟槽105的底部上将隔离层102凹陷，所以引起第一沟槽105AF和第二沟槽105BF之间的高度差。第二沟槽105BF包括具有底表面B2的凹陷区R，底表面B2位置低于第一沟槽105AF的底表面BI。
[0047]由于在第一沟槽105AF和第二沟槽105BF之间形成的台阶部，鳍区104F形成在有源区104中。以这种方式，鳍区104F形成在沟槽105的底部上，且鳍区104F的侧壁通过凹陷区R暴露出。鳍区104F用作要形成沟道的位置。鳍区104F被称作为鞍状鳍。通过形成鳍区104F，沟道宽度可以增加并且电特性可以改善。栅电介质层106形成在鳍区104F的侧壁和顶表面上。第一电极108F具有覆盖鳍区104F的侧壁和顶表面的形状。第一电极108F形成在沟槽105中，同时填充凹陷区R。第一电极108F在隔离层102中的截面面积比在有源区104中的截面面积更宽。内衬层109不位于靠近鳍区104F的侧壁。鳍区104F受第一电极108F的高功函数影响。
[0048]根据本发明的第二实施例的晶体管100被称作为掩埋栅型鳍沟道晶体管。
[0049]根据第一实施例和第二实施例，掩埋栅电极107 (图2B中所示)和107F的低电阻被第二电极111保护。可以通过第一电极108和108F来降低沟道剂量。可以通过内衬电极109来减少栅致漏极泄漏(GIDL)。可以通过阻挡层110来防止内衬电极109和第二电极111之间的异常反应。
[0050]现在将描述制造根据本发明的第一实施例的晶体管的方法。图4A至图4F是说明制造根据本发明的第一实施例的晶体管的示例性方法的图。图4A至图4F是沿着图1中的线A-A’截取的截面图。
[0051]如在图4A中所示，在衬底11中形成隔离层12。有源区14通过隔离层12来限定。隔离层12可以经由STI (浅沟槽隔离)工艺来形成。例如，在衬底11上形成焊盘层(未示出)之后，使用隔离掩模(未示出)刻蚀焊盘层和衬底11以限定隔离沟槽13。通过在隔离沟槽13中间隙填充电介质材料，来形成隔离层12。壁氧化物、内衬和间隙填充电介质可以被顺序地形成为隔离层12。可以通过层叠氮化硅和氧化硅来形成内衬。氮化硅可以包括Si3N4，而氧化硅可以包括Si02。间隙填充电介质可以包括旋涂电介质(SOD)。在本发明的另一个实施例中，隔离层12可以利用氮化硅作为间隙填充电介质。
[0052]在衬底11中限定沟槽15。沟槽15可以被限定作为穿过有源区14和隔离层12延伸的线型。可以通过在衬底11上形成掩模图案(未示出)且利用掩模图案作为刻蚀掩模执行刻蚀工艺来限定沟槽15。沟槽15可以被限定成比隔离沟槽13更浅。
[0053]在沟槽15的表面上形成栅电介质层16。栅电介质层16可以经由热氧化工艺来形成。在本发明的另一个实施例中，栅电介质层16可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。栅电介质层16可以包括选自高k材料、氧化物、氮化物和氮氧化物之中的至少一种。高k材料可以是具有比氧化硅和氮化硅的介电常数更高的介电常数的材料。例如，高k材料可以是选自诸如氧化铪和氧化铝的金属氧化物中的至少一种。
[0054]如图4B中所示，在栅电介质层16上形成第一导电层17A。第一导电层17A间隙填充沟槽15。第一导电层17A包括高功函数材料。第一导电层17A可以包括氮化钛。
[0055]如图4C中所示，形成部分地填充沟槽15的第一电极17。第一电极17经由刻蚀第一导电层17A来形成。第一导电层17A可以通过回蚀工艺来刻蚀。
[0056]如图4D中所示，形成第二导电层18A。在第一电极17上保形地形成第二导电层18A。第二导电层18A包括具有与第一电极17不同的功函数的材料。第二导电层18A包括低功函数材料。第二