半导体器件和制造半导体器件的方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及半导体器件和制造半导体器件的方法。
【背景技术】
[0002]半导体集成电路(IC)工业经历了快速增长。在增长的过程中，在器件部件尺寸或几何大小减小的情形下半导体器件的功能密度增加。缩减工艺通常具有增加生产效率、降低成本和/或提高器件性能的益处。然而，这种缩减也增加了 IC制造工艺的复杂程度。
[0003]由于对减小IC几何尺寸的需要，引入了非平面场效应晶体管(FET)。非平面FET具有半导体鳍和位于半导体鳍的顶部上的栅极。然而，这种半导体器件的器件性能仍然不能满足先进技术的应用。因此，仍然需要改进形成具有更高器件性能的半导体器件的结构和方法。
【发明内容】
[0004]为解决现有技术的相关技术问题，本发明提供一种用于制造半导体器件的方法，所述方法包括:在衬底中形成两个隔离结构以在所述衬底中限定位于所述两个隔离结构之间的鳍结构；形成桥接所述两个隔离结构并位于所述鳍结构上方的伪栅极和间隔件；利用所述伪栅极和所述间隔件作为掩膜来蚀刻所述两个隔离结构，以在所述两个隔离结构中形成在所述间隔件下面的多个斜坡；形成覆在所述多个斜坡上的栅极蚀刻停止层；去除所述伪栅极和所述伪栅极下面的所述两个隔离结构，以产生由所述间隔件和所述栅极蚀刻停止层所界定的空腔；以及在所述空腔中形成栅极。
[0005]优选地，所述多个斜坡各自具有与所述伪栅极的边缘基本对齐的边缘。
[0006]优选地，形成覆在所述多个斜坡上的栅极蚀刻停止层还包括在所述间隔件上方形成栅极蚀刻停止层。
[0007]优选地，形成覆在所述多个斜坡上的栅极蚀刻停止层还包括形成覆盖所述鳍结构的栅极蚀刻停止层。
[0008]优选地，用于制造半导体器件的方法还包括:在去除所述伪栅极和所述伪栅极下面的所述两个隔离结构之前，形成覆盖所述间隔件和所述栅极蚀刻停止层的绝缘层。
[0009]优选地，用于制造半导体器件的方法还包括:在去除所述伪栅极和所述伪栅极下面的所述两个隔离结构之前，形成覆盖所述伪栅极、所述鳍结构和所述绝缘层的接触蚀刻停止层(CESL)。
[0010]优选地，用于制造半导体器件的方法还包括:形成覆盖所述CESL的层间介电(ILD)层；以及在去除所述伪栅极和所述伪栅极下面的所述两个隔离结构之前，抛光所述ILD层和所述CESL以暴露所述伪栅极的上表面。
[0011]优选地，形成覆在所述多个斜坡上的栅极蚀刻停止层通过沉积覆在所述多个斜坡上的介电材料来进行，其中，所述介电材料包括氮化硅、碳氮化硅或它们的组合。
[0012]优选地，在所述空腔中形成栅极通过在所述空腔中沉积含金属材料来进行。
[0013]另一方面，本发明还提供一种半导体器件，包括:
[0014]衬底；
[0015]所述衬底上方的鳍结构；
[0016]所述衬底上方的两个隔离结构，所述鳍结构位于所述两个隔离结构之间，其中，所述两个隔离结构各自具有凹槽部分和邻近所述凹槽部分的两侧的两个斜坡部分，所述凹槽部分构造成暴露所述鳍结构的两侧的部分；
[0017]横跨所述鳍结构并位于所述鳍结构和所述两个隔离结构的凹槽部分上方的栅极，其中，所述栅极具有上部部分和两个下部部分，所述两个下部部分位于所述两个隔离结构的凹槽部分上方并接触所述鳍结构的两侧的部分，所述上部部分位于所述鳍结构上方并桥接所述两个下部部分；
[0018]位于所述栅极的上部部分的两侧上方的两个间隔件；以及
[0019]栅极蚀刻停止层，位于所述两个间隔件下面、在所述两个隔离结构的斜坡部分上方并接触所述栅极的两个下部部分各自的两侧的部分。
[0020]优选地，所述栅极蚀刻停止层从所述两个隔离结构的斜坡部分延伸至所述栅极的两个下部部分各自的两侧的部分。
[0021]优选地，所述栅极蚀刻停止层进一步延伸至所述两个间隔件的底面。
[0022]优选地，所述栅极的两个下部部分各自的最大宽度小于或等于所述栅极的上部部分的宽度与所述两个间隔件的底部宽度之和。
[0023]优选地，所述两个隔离结构的斜坡部分各自的最大高度小于所述鳍结构的高度。
[0024]优选地，所述栅极蚀刻停止层具有与所述栅极的上部部分的边缘基本对齐的边缘。
[0025]优选地，所述栅极蚀刻停止层进一步覆盖所述两个间隔件的外表面。
[0026]优选地，所述栅极蚀刻停止层进一步覆盖所述鳍结构的两侧的其他部分。
[0027]优选地，半导体器件还包括覆盖所述栅极蚀刻停止层和所述两个间隔件的绝缘层。
[0028]优选地，半导体器件还包括覆盖所述绝缘层和所述鳍结构的CESL。
[0029]优选地，所述栅极蚀刻停止层包括氮化硅、碳氮化硅或它们的组合。
【附图说明】
[0030]当参照附图阅读下面【具体实施方式】时可以更好地理解本发明，在附图中:
[0031]图1是普通半导体器件的立体图；
[0032]图2是另一个普通半导体器件的立体图；
[0033]图3是示出根据本发明的各种实施例的制造半导体器件的方法的流程图；
[0034]图4A至图4K是根据本发明的各种实施例的在制造半导体器件的各个阶段的立体图；
[0035]图5是图4K的半导体器件的侧视图。
【具体实施方式】
[0036]应当理解，为了实现本发明的不同特征，以下发明提供了多个不同实施例或实例。以下描述了部件和配置的特定实例以简化本发明。当然，这些仅仅是实例而并不旨在进行限制。而且，以下描述中第一部件形成在第二部件上方或之上可以包括第一部件和第二部件直接接触而形成的实施例，还可以包括第一部件和第二部件之间可以形成有附加部件以使第一部件和第二部件可以不直接接触的实施例。出于简洁和清晰的目的，各个特征可以以不同比例任意绘制。
[0037]除非有明确的其他表述，本文使用的单数形式“一个” “该”包括复数的所指对象。因此，除非有明确的其他表述，提到的例如“一个元件”包括具有两个或多个这种元件的实施例。整个本说明书中引用“一个实施例”或“一实施例”意味着关于所述实施例而描述的特定部件、结构或特征包括在本发明的至少一个实施例中。因此在本说明书的各个位置出现的短语“在一个实施中”或“在一实施例中”不一定指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应理解，附图没有按比例绘制；而这些附图只是为了图示。
[0038]图1是普通半导体器件的立体图。该半导体器件具有衬底10、鳍结构12、两个隔离结构20、两个间隔件30以及层间介电(ILD)层40。鳍结构12位于衬底10上方以及两个隔离结构20之间。栅极(未示出)设置在由两个间隔件30、鳍结构12以及隔离结构20所界定的空腔(未标出)中；即，栅极设置在两个间隔件30之间以及鳍结构12和隔离结构20上方。栅极与鳍结构12的部分12a的上表面接触。鳍结构12的所述部分12a可以作为沟道区域。鳍结构12的位于ILD层40下面的另外的部分可以作为源极/漏极区域。然而，由于栅极与鳍结构12之间的接触面积较小，这种半导体器件的器件性能不能满足先进的技术的应用。
[0039]为了获得更良好的器件性能，如图2所示，提供了另一半导体器件。图1的每个隔离结构20均被蚀刻以形成空腔20a，然后可以在空腔20a中以及间隔件30之间形成栅极(未示出)。由于在形成栅极之前鳍结构12暴露了更大表面，因此栅极与鳍结构12之间的接触面积相较于图1得到了增加。因此，可以增强半导体器件的器件性能以及栅极的沟道电导率控制能力。然而，当蚀刻隔离结构20时会产生横向蚀刻，因此随后形成的栅极将具有宽底部，这会导致栅极与源极/漏极区域(即，鳍结构12的位于ILD层40下面的部分)之间的叠加电容(Cov)增加以及栅极泄漏电流(Igi)的增加。具体地，栅极的宽底部会与源极/漏极区域接触，从而导致高叠加电容。栅极的宽底部导致相邻的栅极之间的距离缩短，使得栅极泄漏电流增加。鉴于以上问题，提供了栅极蚀刻停止层以防止蚀刻隔离结构20时产生横向蚀刻，并因此防止了栅极与源极/漏极区域之间的叠加电容的增加以及防止栅极泄漏电流增加。下面将详细描述本发明的实施例。
[0040]本发明的一个方面提供了制造半导体器件的方法。图3是示出根据本发明的各种实施例的制造半导体器件的方法的流程图。图3中的方法的步骤在图4A至4K中的根据本发明的各种实施例的制造半导体器件的各个阶段的立体图中有解释。应当理解，图4A至4K仅仅是示例性的并且不旨在限定。
[0041]参照图4A，提供了衬底110。衬底110可以包括具有晶体结构、多晶体结构和/或非晶体结构的硅或锗的基本半导体；具有碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化钢的复合半导体；具有 SiGe、