高压半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体器件以及制造工艺，尤其涉及一种高压半导体器件及其制造方 法。
【背景技术】
[0002] 高压B⑶(Bipolar-CMOS-DMOS)技术一般是指器件耐压在100V以上的B⑶技术， 目前广泛应用在AC-DC电源、LED驱动等领域。通常，要求功率器件的耐压达到500V到800V 不等。
[0003] LDMOS(lateraldoublediffusionM0S)晶体管器件是一种横向高压器件，在AC 交流应用中一般作为后面模块的驱动器件。通常，LDM0S晶体管器件的所有电极都在器件 表面，便于和低压电路部分集成设计。在目前的应用中，如LED和AC-DC产品中，LDM0S晶 体管的面积可能会占到芯片总面积的一半以上。所以设计参数优秀（例如耐压高，导通电 阻小）、可靠性高的LDM0S晶体管成为高压BCD技术中的关键器件。
[0004] 参考图1A，现有技术中，高压器件的高压阱的实现方式主要包括：在P型掺杂的半 导体衬底或者外延层1上通过离子注入形成N型掺杂的高压阱4,然后用高温推结的方法 形成10ym左右的结深。为了减小器件的导通电阻，一般还需要在高压阱4内形成P型掺 杂的降场层7。但是，这种传统结构具有以下缺点：注入形成深的高压阱4后，为了要形成 10ym以上的结深，通常需要1200度以上且持续超过30-40个小时的高温推结，这对工艺设 备要求很高而且工艺效率低。
[0005] 参考图1B，现有技术中，高压器件版图上的源指头尖部分一般采用马蹄形缓冲层 结构，但是这种结构一方面浪费器件面积，另一方面不能导电，使得器件沟道得不到充分利 用。这种单纯的双阱渐变（double-resurf)结构，即只有高压阱4和降场层7的结构，其工 艺窗口小，对工艺控制的要求高，而且器件表面电场大，会影响器件的可靠性。
【发明内容】
[0006] 本发明要解决的技术问题是提供一种高压半导体器件及其制造方法，能够有效降 低工艺制造难度，提高器件参数特性，而且有利于提高器件的可靠性。
[0007] 为解决上述技术问题，本发明提供了一种高压半导体器件，包括：
[0008] 第一掺杂类型的半导体衬底；
[0009] 第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂 类型相反；
[0010] 第二掺杂类型的高压阱，位于所述外延层内；
[0011] 第二掺杂类型的深阱，位于所述高压阱内；
[0012] 第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述 降场层的至少一部分位于所述深阱内；
[0013] 第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0014] 第二掺杂类型的源极欧姆接触区，位于所述第一阱内；
[0015] 漏极欧姆接触区，位于所述深阱内；
[0016] 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之 间的外延层。
[0017] 根据本发明的一个实施例，所述器件还包括：第一掺杂类型的埋层，位于所述半导 体衬底内，所述外延层覆盖所述埋层。
[0018] 根据本发明的一个实施例，所述埋层为非线性变掺杂结构，每一埋层为单一的掺 杂区域。
[0019] 根据本发明的一个实施例，所述埋层为线性变掺杂结构，每一埋层包括相互分隔 的多个掺杂区域。
[0020] 根据本发明的一个实施例，所述器件还包括：
[0021] 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；
[0022] 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。
[0023] 根据本发明的一个实施例，所述器件还包括：
[0024] 第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内；
[0025] 地电位接触区，位于所述隔离环内。
[0026] 根据本发明的一个实施例，所述器件还包括：体接触区，与所述源极欧姆接触区并 列地位于所述第一阱内。
[0027] 根据本发明的一个实施例，所述高压半导体器件的版图包括直边部分以及与所述 直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排布，其 中，相对于所述直边部分，所述源指头尖部分内的深阱和高压阱与所述源极欧姆接触区之 间的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。
[0028] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二掺杂类型，所述高压半 导体器件为LDMOS晶体管。
[0029] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一掺杂类型，所述高压半 导体器件为LIGBT晶体管。
[0030] 为了解决上述技术问题，本发明还提供了一种高压半导体器件的制造方法，包 括：
[0031] 提供第一掺杂类型的半导体衬底；
[0032] 在所述半导体衬底上形成第二掺杂类型的外延层，所述第二掺杂类型与第一掺杂 类型相反；
[0033] 在所述外延层内形成第二掺杂类型的高压阱；
[0034] 在所述高压阱内形成第二掺杂类型的深阱；
[0035] 在所述外延层的表面和/或所述外延层的内部形成第一掺杂类型的降场层，所述 降场层的至少一部分位于所述深阱内；
[0036] 在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一掺杂类 型；
[0037] 在所述第一阱内形成源极欧姆接触区，在所述深阱内形成漏极欧姆接触区；
[0038] 形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖 所述源极欧姆接触区与所述高压阱之间的外延层。
[0039] 根据本发明的一个实施例，在形成所述外延层之前还包括：在所述半导体衬底内 形成第一掺杂类型的埋层，所述外延层覆盖所述埋层。
[0040] 根据本发明的一个实施例，所述埋层为非线性变掺杂结构，每一埋层为单一的掺 杂区域。
[0041] 根据本发明的一个实施例，所述埋层为线性变掺杂结构，每一埋层包括相互分隔 的多个掺杂区域。
[0042] 根据本发明的一个实施例，在形成靠近所述源极欧姆接触区的栅极之前还包括：
[0043] 形成场氧化层，所述场氧化层至少覆盖所述高压阱的边界和漏极欧姆接触区之间 的外延层；
[0044] 在形成靠近所述源极欧姆接触区的栅极时，还一并形成靠近所述漏极欧姆接触区 的栅极，靠近所述漏极欧姆接触区的栅极覆盖所述场氧化层的一部分。
[0045] 根据本发明的一个实施例，所述方法还包括：
[0046] 在所述外延层内形成与所述高压阱并列的隔离环，所述隔离环具有第一掺杂类 型；
[0047] 在所述隔离环内形成地电位接触区。
[0048] 根据本发明的一个实施例，所述方法还包括：在所述第一阱内形成与所述源极欧 姆接触区并列的体接触区。
[0049] 根据本发明的一个实施例，所述高压半导体器件的版图包括直边部分以及与所述 直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排布，其 中，相对于所述直边部分，所述源指头尖部分内的深阱和高压阱与所述源极欧姆接触区之 间的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。
[0050] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二掺杂类型，所述高压半 导体器件为LDMOS晶体管。
[0051] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一掺杂类型，所述高压半 导体器件为LIGBT晶体管。
[0052] 为了解决上述技术问题，本发明还提供了一种高压半导体器件，包括：
[0053] 第一掺杂类型的半导体衬底；
[0054] 第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂 类型相反；
[0055] 第二掺杂类型的高压阱，位于所述外延层内；
[0056] 第二掺杂类型的深阱，位于所述高压阱内；
[0057] 第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0058] 第二掺杂类型的源极欧姆接触区，位于所述第一阱内；
[0059] 漏极欧姆接触区，位于所述深阱内；
[0060] 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之 间的外延层。
[0061 ] 根据本发明的一个实施例，所述器件还包括：第一掺杂类型的埋层，位于所述半导 体衬底内，所述外延层覆盖所述埋层。
[0062] 根据本发明的一个实施例，所述埋层为非线性变掺杂结构，每一埋层为单一的掺 杂区域。
[0063] 根据本发明的一个实施例，所述埋层为线性变掺杂结构，每一埋层包括相互分隔 的多个掺杂区域。
[0064] 根据本发明的一个实施