一情况下，可防止终端表面附近的元件部被击穿。
[0026]而且，第二范围不必在终端部中包括具有第二导电类型的部分。因此，可简化用于制造碳化娃半导体器件的方法。
[0027]如上所述，根据制造方法，可提高碳化硅半导体器件的击穿电压并简化制造方法。
[0028]形成第二范围的步骤可包括通过移除终端部中的第二击穿电压保持层的至少一部分而形成终端表面的步骤，终端表面从包括元件形成表面的虚拟平面朝向第一主表面移位。因此，元件形成表面的位置和终端表面的位置在厚度方向上移位。因此，可抑制终端表面附近的电场集中作用于元件形成表面附近。因此，可更确保防止终端表面附近的元件部被击穿。
[0029]发明的有益效果
[0030]如上所述，根据本发明，可简化碳化硅半导体器件的结构以及可提高碳化硅半导体器件的击穿电压。
【附图说明】
[0031]图1是示意性示出本发明第一实施例中的碳化硅半导体器件的构造的平面图。
[0032]图2是沿图1的线I1-1I截取的局部截面示意图。
[0033]图3是图1的虚线部分III中的碳化硅半导体器件中包括的碳化硅的示意性局部截面透视图。
[0034]图4是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部截面图。
[0035]图5是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部截面图。
[0036]图6是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部截面图。
[0037]图7是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部截面图。
[0038]图8是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部截面图。
[0039]图9是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部截面图。
[0040]图10是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部截面图。
[0041]图11是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部截面图。
[0042]图12是示意性示出制造图2的碳化硅半导体器件的方法的第九步骤的局部截面图。
[0043]图13是示意性示出制造图2的碳化硅半导体器件的方法的第十步骤的局部截面图。
[0044]图14是示意性示出本发明第二实施例中的碳化硅半导体器件的构造的局部截面图。
[0045]图15是示意性示出制造图14的碳化硅半导体器件的方法的一个步骤的局部截面图。
[0046]图16是示意性示出本发明第三实施例中的碳化硅半导体器件的构造的局部截面图。
[0047]图17是示意性示出本发明第四实施例中的碳化硅半导体器件的构造的局部截面图。
[0048]图18是示意性示出本发明第五实施例中的碳化硅半导体器件的构造的局部截面图。
[0049]图19是示意性示出碳化硅半导体器件中包括的碳化硅膜的表面的微小结构的局部截面图。
[0050]图20示出4H多晶型的六方晶体中的(000-1)面的晶体结构。
[0051]图21示出沿图20的线XX1-XXI的(11-20)面的晶体结构。
[0052]图22示出在(11-20)面内在具有图19的组合面的表面附近的晶体结构。
[0053]图23示出当从(01-10)面观察时的图19的组合面。
[0054]图24是示出在执行热蚀刻的情况以及未执行热蚀刻的情况的每一种情况下，当宏观观察时，在沟道迀移率和在沟道表面与(000-1)面之间的角度之间的示例性关系的曲线图。
[0055]图25是示出在沟道迀移率和在沟道方向与〈0-11-2〉方向之间的角度之间的示例性关系的曲线图。
[0056]图26示出图19的变型。
【具体实施方式】
[0057]以下基于【附图说明】本发明的实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号表示，且不再赘述。对于本说明中的晶体学表示来说，单独的晶向由[]表示，组晶向由〈> 表示，且单独的晶面由O表示，且组晶面由{}表示。此外，负的晶体学指数通常由置于数字上的(横杠)表示，但是在本说明书中由置于数字前的负号表示。
[0058](第一实施例)
[0059]如图1中所示，MOSFET 201 (碳化硅半导体器件)包括:提供有晶体管元件(半导体元件)的元件部CL ;以及围绕元件部CL的终端部TM。如图2中所示，MOSFET 201具有单晶衬底80、外延膜90 (碳化硅膜)、栅极氧化物膜91 (栅极绝缘膜)、栅电极92、漏电极98 (第一主电极)、源电极94(第二主电极)、层间绝缘膜93以及源极互连层95。
[0060]单晶衬底80由η型(第一导电类型)碳化硅制成。单晶衬底80优选具有六方晶体结构，更优选地，具有4Η多晶型。外延膜90(图3)是外延形成在单晶衬底80上的碳化硅膜。外延膜90具有与单晶衬底80接触的下表面Pl (第一主表面)，以及上表面Ρ2 (与第一主表面相反的第二主表面)。上表面Ρ2具有元件部CL中的元件形成表面ΡΕ，以及终端部TM中的终端表面PT。外延膜90具有下范围RA (第一范围)以及上范围RB (第二范围)。
[0061]下范围RA构成下表面Pl以及与下表面Pl相反的中间表面PM。下范围RA包括:具有η型的下漂移层81Α(第一击穿电压保持层)；具有P型(不同于第一导电类型的第二导电类型)的电荷补偿区71 ;具有P型的JTE (结型终端延伸)区72;以及具有P型的保护环区73。
[0062]下漂移层81Α优选具有低于单晶衬底80的杂质浓度的杂质浓度。下漂移层81Α优选具有不小于I X 115CnT3且不大于5X10 16CnT3的杂质浓度，例如8X10 15cnT3。
[0063]电荷补偿区71部分提供在元件部CL中的中间表面PM处。电荷补偿区71优选具有不小于约2.5 X 1013cm_3的杂质浓度。
[0064]在终端部TM中，JTE区72部分提供在中间表面PM处、与电荷补偿区71接触，且围绕元件部CL。JTE区72具有低于电荷补偿区71的杂质浓度的杂质浓度。
[0065]在终端部TM中，保护环区73部分提供在中间表面PM处。在中间表面PM处，保护环区73围绕元件部CL并与JTE区72分离。保护环区73优选具有低于电荷补偿区71的杂质浓度的杂质浓度，且具有与JTE区72的杂质浓度相同的杂质浓度。
[0066]上范围RB提供在中间表面PM上，且构成元件形成表面PE以及终端表面PT。元件形成表面PE和终端表面PT设置在一个平面上。如图2和图3中所示，上范围RB包括:具有η型的上漂移层81Β(第二击穿电压保持层)；具有P型的基极层82 ;具有η型的源极区83 ；以及具有P型的接触区84。上范围RB具有仅在终端部TM中具有上漂移层8IB的结构。下漂移层81Α和上漂移层81Β构成元件部CL中的漂移区81 (击穿电压保持区)。
[0067]上漂移层81Β优选具有低于单晶衬底80的杂质浓度的杂质浓度，且更优选地，具有与下漂移层81Α的杂质浓度相同的杂质浓度。在元件部CL中，基极层82提供在上漂移层81Β上。基极层82例如具有I X 118CnT3的杂质浓度。源极区83提供在基极层82上，且通过基极层82与上漂移层81Β分离。接触区84连接至基极层82。
[0068]在外延膜90的上范围RB中，沟槽TR提供在元件形成表面PE。沟槽TR具有侧壁表面SW和底表面ΒΤ。侧壁表面SW通过源极区83和基极层82延伸至上漂移层81Β。因此，侧壁表面SW包括由基极层82构成的部分。侧壁表面SW包括基极层82上的MOSFET 201的沟道表面。
[0069]侧壁表面SW相对于外延膜90的元件形成表面PE倾斜，且因此沟槽TR以锥形方式朝向开口扩展。侧壁表面SW的面取向优选相对于{000-1}面倾斜不小于50°且不大于80°，且更优选相对于(000-1)面倾斜不小于50°且不大于80°。
[0070]当宏观观察时，侧壁表面SW可具有{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向中的一种。应当注意，{0-33-8}的面取向相对于{000-1}面具有54.V的倾斜角。{0-11-1}的面取向相对于{000-1}面具有75.1°的倾斜角。因此，{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}的面取向对应于54.7°至75.1。的倾斜角。考虑到存在相对于倾斜角约5°的制造误差，执行处理以使侧壁表面SW相对于{000-1}面倾斜不小于约50°且不大于约80°，由此侧壁表面SW的宏观面取向可能对应于{0-33-8}、{0-11-2}、{0-11-4}以及{0-11-1}中的一种。
[0071]优选地，侧壁表面SW特别在基极层82上的一部分处具有预定晶面(也称为“特定面”)。以下将说明特定面的细节。
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