半导体器件及其制造方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
【背景技术】
[0002]半导体工艺经历了快速发展。集成电路(IC)的制造集中于增加IC的数目和晶圆中各个IC的微型化。IC器件包括各种微电子部件，诸如金属氧化物半导体场效应晶体管(MOSFET)。此外，MOSFET包括若干部件，诸如栅电极、栅极介电层、间隔件、以及源极区和漏极区的扩散区。通常，沉积层间介电(ILD)层以覆盖M0SFET，随后通过在ILD层中形成连接源极/漏极区的接触塞来形成电连接件。由于IC器件的尺寸减小，栅极长度和MOSFET之间的距离都减小，从而会导致各种问题，诸如IC器件制造的过程中的接触短路。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括:衬底；栅极结构，位于所述衬底上方，包括:栅极介电层，位于所述衬底上方；栅电极，位于所述栅极介电层上方；隔离层，位于所述栅电极上方；以及一对间隔件，紧邻所述栅电极的两侧；源极/漏极区，邻近所述一对间隔件位于所述衬底中；蚀刻停止层，紧邻所述一对间隔件并上覆所述衬底；接触塞，延伸到所述源极/漏极区中并穿过所述间隔件与所述栅极结构部分地重叠；保护层，位于上覆所述衬底的蚀刻停止层的上方并覆盖紧邻所述间隔件而没有所述接触塞的所述蚀刻停止层；以及层间介电层，位于所述保护层上方。
[0004]在该半导体器件中，所述层间介电层的材料的折射率在约2.5至约4的范围内。
[0005]在该半导体器件中，所述层间介电层的材料为可流动性氧化物。
[0006]在该半导体器件中，所述栅电极为金属电极且所述栅极介电层为高k介电层。
[0007]在该半导体器件中，所述保护层的材料的折射率可在约1.4至约2的范围内。
[0008]在该半导体器件中，所述保护层的材料选自包含S1N、S1CN和S12的组。
[0009]在该半导体器件中，所述保护层的厚度在约Inm至约5nm的范围内。
[0010]在该半导体器件中，所述蚀刻停止层的厚度在约Inm至约15nm的范围内。
[0011]在该半导体器件中，所述蚀刻停止层的材料包含Si3N4或SiN。
[0012]在该半导体器件中，所述隔离层的材料包含SiN。
[0013]在该半导体器件中，所述蚀刻停止层的厚度小于所述隔离层的厚度。
[0014]根据本发明的另一方面，提供了一种半导体器件，包括:衬底；栅极结构，位于所述衬底上方，包括:栅极介电层，位于所述衬底上方；栅电极，位于所述栅极介电层上方；隔离层，位于所述栅电极上方；以及一对间隔件，紧邻所述栅电极的两侧；源极/漏极区，邻近所述一对间隔件位于所述衬底中；蚀刻停止层，紧邻所述一对间隔件并上覆所述衬底；接触塞，延伸到所述源极/漏极区中并穿过所述间隔件与所述栅极结构部分地重叠；保护层，位于上覆所述衬底的蚀刻停止层的上方；以及层间介电层，位于所述保护层上方。
[0015]在该半导体器件中，所述保护层的材料选自包含S1N、S1CN和S12的组。
[0016]在该半导体器件中，所述保护层的厚度在约Inm至约5nm的范围内。
[0017]在该半导体器件中,所述蚀刻停止层的厚度在约Inm至约15nm的范围内。
[0018]根据本发明的又一方面，提供了一种制造半导体器件的方法，包括:形成具有伪栅电极的栅极结构并且邻近衬底上方的伪栅极结构形成源极/漏极区；将蚀刻停止层沉积在所述衬底上方；将保护层沉积在所述蚀刻停止层上方；将层间介电层沉积在所述蚀刻停止层上方；将所述层间介电层进行抛光并退火；通过替换所述伪栅极结构的一部分形成金属栅极结构；将隔离层沉积在所述金属栅极结构上方；形成穿过所述层间介电层并到达所述源极/漏极区和所述隔离层的接触开口 ；以及在所述接触开口中形成接触塞。
[0019]在该方法中，通过替换所述伪栅极结构的一部分形成所述金属栅极结构包括:去除所述伪栅电极；将栅极介电层沉积在所述栅极结构中；将功函层沉积在所述栅极介电层上方；以及在所述功函层上方形成金属电极。
[0020]在该方法中，形成穿过所述层间介电层到达所述源极/漏极区和所述隔离层的所述接触开口包括:蚀刻紧邻间隔件的所述层间介电层和所述保护层的一部分；以及蚀刻所述蚀刻停止层的一部分以接触所述源极/漏极区。
[0021]在该方法中，将所述保护层沉积在所述蚀刻停止层上方，所述保护层的厚度在约Inm至约5nm的范围内。
[0022]在该方法中，将所述层间介电层沉积在所述蚀刻停止层上方，所述层间介电层的材料包括可流动性氧化物。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0024]图1是根据本发明的多个实施例的半导体器件的截面图；
[0025]图2A至图21是根据本发明的多个实施例处于制造半导体器件的各个阶段的截面图；以及
[0026]图3是根据本发明的各个实施例的半导体器件的截面图。
【具体实施方式】
[0027]以下公开内容提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。以下描述部件和配置的具体实例以简化所提供的主题。当然，这些仅仅是实例而不用于限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一和第二部件被形成为直接接触的实施例，并且还可以包括在第一和第二部件之间的形成附加部件以使第一和第二部件不直接接触的实施例。再者，本公开内容可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0028]正如本文中所使用的，术语“由..?组成”、“包括着”、“具有”、“包含着”、“涉及”
等应当被理解为是开放式的，即，意味着包括但不限制。
[0029]除非文章中清楚地作出另外的指示，否则本文所使用的单数形式“一”、“一个”和“该”包括复数。因此，例如，除非文章中清楚地作出另外的指示，否则参考介电层包括具有两个或更多这种介电层的实施例。整个本说明书中引用“一实施例”、“一个实施例”意味着在本发明的至少一个实施例中包括结合该实施例所描述的特定的部件、结构或特征。因此，整个说明书中的各个位置出现的短语“在一个实施中”或“在一实施例中”不一定都的是指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应该理解，以下附图没有按比例绘制；而这些附图只是为了阐明。
[0030]由于半导体器件间距减小，所以也需要调整接触塞的结构。根据本发明的各个实施例，设计接触塞的一种方式是直接紧邻栅极结构形成接触塞以节省接触塞与其它栅极结构之间的间距。根据本发明的各个实施例，另一种设计接触塞的方式是使接触塞中位于栅极结构之上的一部分延伸以使其它接触件易于与该接触塞对准。在形成这种部分延伸的接触塞的过程中，将隔离层沉积在栅极结构上方以防止接触件与栅极之间的短路问题。然而，根据本发明的各个实施例，当将用于接触塞结构的上述两种方法结合起来时，引发了另一接触件与栅极的短路问题。用于直接紧邻栅极结构的接触塞的开口的形成包括暴露源极/漏极区的一部分和隔离层的一部分，在蚀刻处理期间过蚀刻隔离层，从而导致接触件与栅极短路。因此，提供了一种用于形成半导体器件的机制。
[0031]参照图1，图1是根据本发明的各个实施例的半导体器件的截面图。半导体器件100包括衬底110、衬底110上方的栅极结构120、邻近栅极结构120的衬底110中的源极/漏极区130、紧邻栅极结构120并位于衬底110上方的蚀刻停止层140、延伸到源极/漏极区130中并与栅极结构120部分地重叠的接触塞170、位于上覆衬底的蚀刻停止层140上方并覆盖紧邻的栅极结构120而没有接触塞170的蚀刻停止层140的保护层150，以及位于保护层150上方的层间介电层160。栅极结构120包括位于衬底110上方的栅极介电层122、位于栅极介电层122上方的栅电极124、位于栅电极124上方的隔离层126以及紧邻栅电极124的两侧的一对间隔件128。
[0032]在本发明的各个实施例中，衬底110可包括硅。源极/漏极区130可掺杂硼、磷或砷。栅极介电层122可包括氧化硅，且栅电极124可包括多晶硅。在本发明的各个实施例中，栅极介电层122可包括高k介电材料，诸如Hf02、HfSi0、HfSi0N、HfTa0、HfTi0或HfZrO ；且栅电极124可包括金属，