用于锗硅填充材料的成形腔的制作方法
【技术领域】
[0001]本发明涉及半导体工艺与器件。
【背景技术】
[0002]自从早年德州仪器的JackKilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。而且，迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
[0003]半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司"*是致力于半导体器件和工艺研发的领先的半导体制造公司之一。
[0004]半导体技术的近期发展之一已经是硅锗(SiGe)在半导体制造中的利用。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。尽管存在关于基于SiGe的工艺的常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。
【发明内容】
[0005]根据一实施例，本发明提供了一种半导体器件，包括:
[0006]衬底，包括娃材料；
[0007]腔区域，位于所述衬底内，所述腔区域包括顶部部分和底部部分，所述顶部部分包括以相对于垂直方向呈大约54.74度角为特征的第一侧壁，所述底部部分包括基本上垂直的侧壁；以及
[0008]填充材料，至少部分地位于所述腔区域内，所述填充材料包括硅和锗材料。
[0009]根据另一实施例，本发明提供了一种用于制造半导体器件的方法，所述方法包括:
[0010]提供衬底，所述衬底基本上包括娃材料；
[0011]限定第一开口 ；
[0012]使用第一刻蚀剂，执行第一刻蚀工艺来形成第一开口，所述第一开口包括基本上垂直的侧壁和基本上平坦的底部表面；
[0013]使用第二刻蚀剂，执行第二刻蚀工艺来形成第二开口，所述第二开口包括成角度的侧壁和凸起的底部区域；
[0014]使用第三刻蚀剂，执行第三刻蚀工艺来将所述第二开口延伸具有底部部分，所述底部部分包括基本上垂直的侧壁；以及
[0015]用硅和锗材料填充所述第二开口。
[0016]根据又一实施例，本发明提供了一种用于制造半导体器件的方法，所述方法包括:
[0017]提供衬底，所述衬底基本上包括娃材料；
[0018]形成覆盖所述衬底的多个侧墙，所述多个侧墙包括第一侧墙和第二侧墙；
[0019]通过在所述第一侧墙和所述第二侧墙之间执行刻蚀，形成第一开口 ；
[0020]使用第一刻蚀剂，执行第一刻蚀工艺来形成第一开口，所述第一开口包括基本上垂直的侧壁和基本上平坦的底部表面；
[0021]使用第二刻蚀剂，执行第二刻蚀工艺来形成第二开口，所述第二开口包括成角度的侧壁和凸起的底部区域；
[0022]使用第三刻蚀剂，执行第三刻蚀工艺来将所述第二开口延伸具有底部部分，所述底部部分包括基本上垂直的侧壁；
[0023]移除所述多个侧墙；以及
[0024]用硅和锗材料填充成形腔。
【附图说明】
[0025]图1是图解SiGe材料的常规U形腔的简化示图。
[0026]图2是根据本发明的实施例图解腔结构的简化示图。
[0027]图3是根据本发明的实施例图解填充了 SiGe材料的腔结构的简化示图。
[0028]图4A-E是根据本发明的实施例图解用于制造腔结构的工艺的简化示图。
【具体实施方式】
[0029]本发明涉及半导体工艺与器件。更具体地，本发明的实施例提供一种半导体器件，该半导体器件包括修正的钻石形腔，该形状的腔填充有硅和锗材料。还提供了其他实施例。
[0030]给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
[0031]在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
[0032]请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
[0033]而且，权利要求中未明确表示用于执行特定功能的装置摂、或用于执行特定功能的步骤摂的任意组件皆不应被理解为如35USC第112章节第6段中所规定的装置摂或步骤摂条款。特别地，在此处的权利要求中使用的步骤”或的动作”并不表示涉及35USC§ 112第6段的规定。
[0034]注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
[0035]如上所提及的，随着半导体工艺成比例地缩小，存在许多挑战。缩减IC规模提供许多优点，包括功耗降低和计算速度提升，因为电子从一个到另一个IC组件移动更短的距离。例如，对于CMOS器件，随着各种关键尺寸(例如，栅极氧化物的大小)的大小的减小，载流子迀移率迅速下降，这不利地影响到器件性能。当用在各种应用中时，SiGe技术可通过改善载流子迀移率来改善器件性能。
[0036]对于某些类型的器件及其制造工艺，SiGe技术能明显改善器件性能。例如，Intel?研发了当使用90nm工艺时使用SiGe，以改善逻辑单元的性能。随着制造工艺移到45nm、32nm和22nm，锗含量的量提升。在早期SiGe器件中，锗占到器件的不到15%。随着器件大小的减小，锗的量提升到40%甚至更高。例如，在CMOS器件中，SiGe材料嵌入在源极区域和漏极区域中。以往，为了提升SiGe材料的嵌入量，已经提出了 U形和Σ形腔(或者有时被称为凹槽)以用于嵌入SiGe材料。
[0037]作为示例，SiGe技术是指利用SiGe材料来改善器件性能的半导体器件和工艺。例如，SiGe可被用在异质结双极晶体管(HBT)中，HBT提供了相比于用于实现通信电路的常规硅双极和硅CMOS的优势。在其他特征中，SiGe材料在这些器件中的使用改善了器件性能。然而，SiGe器件和工艺具有其挑战。特别地，在Si上生长晶格匹配的SiGe合金存在困难。在S1-STI界面上均匀生长SiGe是所期望的，因为其提升了 CMOS器件的性能。例如，用于制造CMOS和其他类型器件的SiGe工艺可包括逻辑门图案化的各种滞留，诸如45/40nm、32/28nm