嵌入式锗硅的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及嵌入式锗硅的形成方法。
【背景技术】
[0002]随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与娃工艺兼容的新材料、新结构和新性质。近年来，应变娃(Strained Si)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迀移率和NMOS的电子迀移率。典型的PMOS应变硅器件可通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迀移率；而对于NMOS应变硅器件则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迀移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。
[0003]对于PM0S，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且设计了多种工艺方法及流程。在现有技术中，形成嵌入式SiGe的方法通常涉及预先形成一定形状的凹槽，然后在凹槽内外延生长SiGe。
[0004]在形成凹槽的过程中所使用的干法或湿法刻蚀工艺会对晶片上的结构造成一定的损伤，并且还会留下刻蚀残留物。
[0005]因此，需要一种改进的嵌入式锗硅的制作方法，从而避免上述问题。
【发明内容】
[0006]本发明的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。
[0007]根据本发明的一个方面，提供一种半导体器件的制造方法，包括:在衬底的第一区域上形成栅极；在所述栅极的两侧形成第一侧墙；在所述第一侧墙外侧形成第二侧墙；在所述第二侧墙两侧的源区和漏区上形成应力调节层，以及进行高温氧化过程，使得所述应力调节层中的原子至少部分地向所述应力调节层、所述第二侧墙以及所述第一侧墙下的所述衬底中移动，从而形成嵌入式应力调节层。
[0008]根据本发明的一个方面，前述方法中，衬底选自以下材料中的任一种:单晶硅、经掺杂的单晶硅、绝缘体上的硅。
[0009]根据本发明的一个方面，前述方法中，应力调节层是SiGe层。
[0010]根据本发明的一个方面，前述方法中，SiGe层是通过外延生长形成的；所述SiGe层的厚度大于200埃。
[0011]根据本发明的一个方面，前述方法中，SiGe层中的Ge浓度大于10%。
[0012]根据本发明的一个方面，前述方法中，应力调节层是SiC层。
[0013]根据本发明的一个方面，前述方法中，第二侧墙的宽度大于50埃。
[0014]根据本发明的一个方面，前述方法中，高温氧化过程的温度为500°C至1200°C，氧化时间为I分钟至30分钟，氧气流量为500sccm至lOOOsccm。
[0015]根据本发明的一个方面，前述方法还包括在形成嵌入式应力调节层之后去除所述第二侧墙。
[0016]根据本发明的一个方面，前述方法还包括在形成所述栅极之前在衬底上形成浅槽隔离沟槽结构，从而隔离出所述第一区域和第二区域。
[0017]根据本发明的一个方面，前述方法还包括在形成所述第二侧墙后，沉积掩膜层，并选择性地去除所述第一区域上的掩模层。
[0018]根据本发明的一个方面，前述方法中，所述掩膜层是氮化硅层。
[0019]与现有技术相比，本发明的优点包括:
[0020]根据本发明的方案可简化现有的形成嵌入式应力调节层的工艺，避免为了形成嵌入式SiGe层结构而对源区和漏区进行刻蚀以形成凹槽。
【附图说明】
[0021]为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。
[0022]图1A至图1E示出根据本发明的第一实施例形成嵌入式SiGe的过程的剖面示意图。
[0023]图2A至图2F示出根据本发明的第二实施例形成嵌入式SiGe的过程的剖面示意图。
[0024]图3A至图3E示出根据本发明的第三实施例形成嵌入式SiC的过程的剖面示意图。
[0025]图4示出根据本发明的一个实施例的形成应力调节层的流程图。
【具体实施方式】
[0026]在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此夕卜，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
[0027]为了避免在形成嵌入式SiGe层结构过程中对源区和漏区进行刻蚀形成凹槽，本发明构想出一种通过高温氧化过程氧化SiGe层中的Si，从而使SiGe层中的Ge浓缩，同时使得SiGe层中的Ge向衬底迀移，从而在源区和漏区中形成嵌入式SiGe的方法。
[0028]根据本发明的实施例，本发明提出了一种利用应力调节层来调节器件沟道区应力的方法。通过在器件的源/漏区形成嵌入式SiGe或嵌入式SiC形成应力调节层。
[0029]图1A至图1E示出根据本发明的第一实施例形成嵌入式SiGe的过程的剖面示意图。
[0030]首先，如图1A所示，在衬底101的有源区上形成栅极介电层和栅极102，在栅极102的两侧形成第一侧墙103。
[0031 ] 然后，如图1B所示，在第一侧墙103外侧形成第二侧墙104。在一个实施例中，可用于形成第二侧墙104的材料包括氧化硅、氮化硅、S1N、非晶碳或它们的任意组合。在一个实施例中，第二侧墙104的宽度大于50埃。可利用与形成第一侧墙103相似的工艺形成第二侧墙104。在一个实施例中，首先在晶片上共形沉积一层用于形成第二侧墙104的材料，然后通过各向异性刻蚀工艺刻蚀该材料层。由于水平面上第二侧墙104的材料层的厚度小于第一侧墙103两侧上材料层的厚度，因此在去除水平面上的材料层后，在第一侧墙103两侧留下第二侧墙104。在其它实施例中，第二侧墙104也可通过其它材料或其它工艺形成。
[0032]在第二侧墙104两侧的源区和漏区上形成一定厚度的SiGe层105，形成升高的源极/漏极区(raised source/drain，RSD)，如图1C所示。在一个实施例中，SiGe层的厚度大于200埃。在一个实施例中，可通过外延生长技术生长SiGe层。
[0033]例如，用于形成外延生长SiGe层105的工艺气体可以包含SiH4;GeH4;HC1 ；BH6；以及H2,其中H2的气体流速可以是0.1slm至50slm，其它气体的流速可以是Isccm至lOOOsccm，反应温度在500-800°C，压力在5_50托，然而本发明不限于所列出的这些工艺气体和工艺参数。可改变这些工艺参数，调整SiGe合金中的Ge含量。
[0034]在一个实施例中，夕卜延生长的SiGe层105中的Ge浓度大于10%。在一个优选的实施例中，外延生长的SiGe层105中的Ge浓度大于25%。
[0035]然后，进行高温氧化过程。在一个实施例中，高温氧化过程的温度为500°C至1200°C，氧化时间为I分钟至30分钟，氧气流量为500sccm至lOOOsccm。该高温氧化过程使得SiGe层中的Si被氧化，从而使得SiGe层中的Ge浓度升高。同时，该高温氧化过程还使得表面Ge原子向衬底硅内部移动并形成新的SiGe。在该高温氧化过程中，Ge原子会部分地向第二侧墙103和第一侧墙104下面的衬底硅移动并形成嵌入式SiGe，如图1D所示，使得嵌入式SiGe更加接近沟道。Ge原子在硅衬底中的向沟道方向的横向扩散距离在50埃至150埃之间。
[0036]在特定工艺条件下，Ge原子向第二侧墙104和第一侧墙103下面的衬底硅移动的距离是确定的，因此第二侧墙104的宽度可用于调节所形成的嵌入式SiGe与沟道的距离。
[0037]另外，在本发明的实施例中，外延生长的SiGe层105是过量的，因此源区和漏区的最终形貌仍然是升高的源极/漏极区。
[0038]去除第二侧墙104，形成如图1E所示的结构。可通过各种干法或湿法刻蚀方法去除第二侧墙104。例如，在本发明的一个实施例中，第一侧墙103为氧化硅与氮化硅的双层层叠结构，第二侧墙104的材料与第一侧墙103相同，可通过两步湿法刻蚀工艺去除第二侧墙104:首先刻蚀第二侧墙104的氮化硅层并以氧化硅层为刻蚀停止层，然后刻蚀第二侧墙的氧化硅层并以第一侧墙的氮化硅层为刻蚀停止层。然而，本发明的去除第二侧墙104的方法不限于此。
[0039]图2A至图2F示出根据本发明的第二实施例形成嵌入式SiGe的过程的剖面示意图。
[0040]如图2A所示，首先，在衬底201上形成浅槽隔离沟槽(STI)结构202，从而隔离出用于形成PMOS的第一区域203和第二区域204。在一个实施例中，第二区域204可以是NMOS区域，也可以是其它器件区域，诸如用于基于常规晶体管制造方法形成的常规晶体管区域。
[0041]在所不实施例中，该衬底201是娃衬底。但在其它实施例中，衬底201可以是能用于制造半导体器件的任何材料。在一些实施例中，衬底201可以是单晶硅材料、经掺杂的单晶硅材料、多晶或多层结构衬底或绝缘体上的半导体衬底。在一些实施例中，衬底201可以不包括硅，替代地包括诸如Ge、GaAs或InP等不同的衬底材料。衬底201可以包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。
[0042]接下来，如图2B所示，在第一区203和第二区204中形成栅极介电层和栅极205，在栅极的两侧形成第一侧墙206。