[0040]图19 是实例中 MOSFET 的 HAADF-STEM 照片。
[0041]图20是施加电压之前在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0042]图21是施加电压之前比较实例中的MOSFET的BF-STEM照片。
[0043]图22是施加电压之前比较实例中的MOSFET的HAADF-STEM照片。
[0044]图23是施加电压之后在比较实例的MOSFET中通过EDX对硅元素的绘图。
[0045]图24是施加电压之后比较实例中的MOSFET的BF-STEM照片。
[0046]图25是施加电压之后比较实例中的MOSFET的HAADF-STEM照片。
【具体实施方式】
[0047]在下文中将参考附图描述本发明的实施例。在下面的图中，相同或相应的元件具有分配的相同的参考字符，且将不再重复其描述。在本文中的晶体符号中，单个取向、集合取向、单个平面和集合平面分别用[]、〈>、()和H示出。而且，晶体学的负指数用上面加有
的数字表示，然而，在本文中负号在数字的前面。
[0048](第一实施例)
[0049]首先将描述根据代表本发明一个实施例的第一实施例的半导体器件的MOSFET I的结构。参考图1，M0SFET I是平面型MOSFET且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41。
[0050]碳化硅衬底10例如由具有4H多型的六边形碳化硅构成，并且包括相对于{0001}面具有偏离角的主表面10A。主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。替代地，主表面1A可以是相对于{0001}面宏观地具有62° ±10°偏离角的表面，且具体可以是(03-38)面。
[0051]碳化硅衬底10包括由碳化硅构成的且具有η导电类型的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的一对体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化娃衬底10应该仅是部分包含碳化娃的衬底，且基础衬底11不限于由碳化娃构成的衬底。基础衬底11例如可以由硅(Si)、氮化镓(GaN)、氮化铝(AlN)以及氮化镓和氮化铝的混合晶体(AlGaN)构成。
[0052]缓冲层12形成在基础衬底11的一个主表面IlA上且通过包含η型杂质具有η导电类型。漂移层13形成在缓冲层12上且通过包含η型杂质具有η导电类型。漂移层13中包含的η型杂质以氮(N)为代表，且其中包含的浓度(密度)低于缓冲层12中包含的η型杂质的浓度。缓冲层12和漂移层13是在基础衬底11的主表面IlA上形成的外延生长层O
[0053]该一对体区14彼此分离地形成在外延生长层中且通过包含P型杂质(具有P导电类型的杂质)具有P导电类型。体区14中包含的P型杂质以铝(Al)和硼(B)为代表。
[0054]源极区15形成在该对体区14中的每一个中以包括主表面1A并被体区14包围。源极区15包含η型杂质(具有η导电类型的杂质)诸如磷(P)，其浓度(密度)高于漂移层13中包含的η型杂质的浓度。
[0055]接触区16形成在该对体区14中的每一个中以包括主表面10Α、被体区14包围，并邻近于源极区15。接触区16包含P型杂质，诸如Al，其浓度(密度)高于体区14中包含的P型杂质的浓度。
[0056]栅极氧化物膜20在碳化硅衬底10的主表面1A上形成为与之接触。栅极氧化物膜20例如由二氧化硅构成，并形成在主表面1A上以从一个源极区15延伸到另一个源极区15。
[0057]栅电极30在栅极氧化物膜20上形成为与之接触，以从一个源极区15延伸到另一个源极区15。形成与栅极氧化物膜20接触的栅电极30以使栅极氧化物膜20处于栅电极和碳化硅衬底10之间。栅电极30由添加了杂质的多晶硅或者诸如Al的导体形成。
[0058]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与其接触。源电极40例如由TiAlSi (硅化钛铝)合金或者NiSi (硅化镍)合金构成，并包含硅(Si)和N1、Ti和Al的至少一种金属。因此在碳化硅衬底10和源电极40之间获得了良好的欧姆接触。随后将详细描述在碳化硅衬底10和源电极40之间的接触界面的结构。
[0059]漏电极50在与主表面1A相反的碳化硅衬底10的主表面1B上形成为与其接触。与源电极40类似，漏电极50由TiAlSi合金或者NiSi (硅化镍)合金构成，并与碳化硅衬底10欧姆接触。配置源电极40和漏电极50使得能用施加于栅电极30的栅极电压(Vg)来控制在源电极40和漏电极50之间流动的电流(Ids)。
[0060]层间绝缘膜60例如由二氧化硅(S12)或者氮化硅(SiN)构成，并形成为与栅极氧化物膜20 —起包围栅电极30。层间绝缘膜60具有例如不小于0.5 μπι且不大于2.0 μπι
的膜厚度。
[0061]现在将描述在源电极40和碳化硅衬底10之间的接触界面的结构。参考图2，暴露基底表面1C的区域形成在碳化硅衬底10的主表面1A中，且在该区域中使其与源电极40接触。就是说，在碳化硅衬底10和源电极40的接触界面的至少一部分处暴露基底表面1Co多个基底表面1C暴露在接触界面处，并在每个基底表面1C处使其与源电极40接触。在这里，当主表面1A是相对于(0001)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(0001)面(硅面)。当主表面1A是相对于(000-1)面具有不小于0.1°且不大于8° (不小于1°且不大于8° )的偏离角的表面时，基底表面1C是(000-1)(碳面)。当主表面1A是(03-38)面时，基底表面1C是(01-12)面。利用这种结构，如随后将描述的，根据本实施例的MOSFET I实现了抑制阈值电压的变化。
[0062]参考图2，基底表面1C在偏离角的方向上的长度L例如可以为不小于36nm且不大于430nm。当基底表面10的长度L小于36nm时，难以充分确保在碳化娃衬底10和源电极40的接触界面处暴露基底表面1C的区域。当基底表面1C的长度L超过430nm时，电极材料可能会刺穿η型SiC(源极区15)。由于这种原因，基底表面的长度L优选为不小于36nm且不大于430nm，使得能进一步抑制MOSFET I的阈值电压变化。在这里，“基底表面1C在偏离角的方向上的长度L”指的是基底表面1C在基底表面1C相对于主表面1A的偏离方向上的长度。当基底表面1C的长度L不小于36nm且不大于430nm时，高度H为不小于5nm且不大于15nm。基底表面1C的长度L优选为不小于36nm且不大于430nm，且进一步优选为不小于50nm且不大于143nm。
[0063]通过例如用能量色散X射线光谱测定法(EDX)、亮场(BF)-扫描透射式电子显微镜(STEM)或者高角环形暗场(HAADF)-STEM观察MOSFET I的横截面结构，能够确定如图2所示的基底表面1C的暴露状态。在本实施例的MOSFET I中，如图2所示的结构不仅可以形成在源电极40和碳化硅衬底10之间的接触界面处，还可以形成在漏电极50和碳化硅衬底10之间的接触界面处。
[0064]现在将描述MOSFET I的操作。参考图1，当栅电极30的电压低于阈值电压(即，在截止状态)时，即使将电压施加到漏电极50，位于栅极氧化物膜20正下方的体区14和漂移层13之间的pn结仍为反向偏置，并建立了非导通状态。当将低于阈值电压的电压施加到栅电极30时，在体区14和栅极氧化物膜20之间的接触的部分周围的沟道区域中形成了反型层。因此，源极区15和漂移层13彼此电连接且电流在源电极40和漏电极50之间流动。
[0065]可如下确定对MOSFET I的阈值电压的变化的抑制。也就是，在首次为MOSFET I测量的M0SFET1的第一阈值电压(Vthl)和在连续向MOSFET I施加应力达1000小时以后测量的M0SFET1的第二阈值电压(Vth2)之间的差在±0.2V以内。在这里，施加应力意指在源电极40的源电压为OV且漏电极50的漏极电压为OV的同时，向栅电极30施加-15V的栅极电压。
[0066]更优选地，在第一阈值电压(Vthl)和在向MOSFET I施加应力之后经过直到1000小时的任何时间段之后测量的第三阈值电压(Vth3)之间的差在±0.2V