以内。例如可以在室温或在150°C的温度向M0SFET1施加应力。优选地，无论在室温还是在150°C的温度下施加应力，第一阈值电压(Vthl)和第二阈值电压(Vth2)的差都在±0.2V以内。
[0067]现在将描述制造根据本实施例的半导体器件的方法。在制造根据本实施例的半导体器件的方法中，制造了根据本实施例的MOSFET I。参考图3，在制造根据本实施例的半导体器件的方法中，首先，在步骤(SlO)中，执行碳化硅衬底制备步骤。在该步骤(SlO)中，连续执行基础衬底制备步骤(Sll)、外延生长步骤(S12)和离子注入步骤(S13)。
[0068]首先，在步骤(Sll)中，参考图4，通过切割由4H_SiC构成的锭(未示出)来制备由单晶碳化硅构成的基础衬底11。然后，在步骤(S12)中，通过外延生长在基础衬底11的一个主表面IlA上连续形成由碳化硅构成的缓冲层12和漂移层13。
[0069]然后，在步骤(S13)中，参考图5，首先，注入用于形成体区14的离子。具体地，例如，通过将Al (铝)离子注入到漂移层13中来形成体区14。然后，注入离子以形成源极区
15。具体地，例如，通过将P(磷)离子注入到体区14中，在体区14中形成源极区15。此夕卜，注入离子以形成接触区16。具体地，例如，通过将Al离子注入到体区14中，在体区14中形成接触区16。例如，可以通过在漂移层13上形成由二氧化硅构成的且在应注入离子的期望区域中具有开口的掩膜层，来注入离子。
[0070]因此，制备了碳化硅衬底10，其包括具有η导电类型的且由碳化硅构成的基础衬底11、由碳化硅构成的且具有η导电类型的缓冲层12、由碳化硅构成的且具有η导电类型的漂移层13、具有P导电类型的体区14、具有η导电类型的源极区15和具有P导电类型的接触区16。碳化硅衬底10的主表面1A例如可以是相对于{0001}面具有不小于0.1°且不大于8°的偏离角的表面，或者可以是具有不小于1°且不大于8°的偏离角的表面。
[0071]然后，在步骤(S20)中，执行活化退火步骤。在该步骤(S20)中，例如，在诸如氩的惰性气体的气氛中加热碳化硅衬底10。因此，活化了在步骤(S13)中注入的杂质。
[0072]然后，在步骤(S30)中，执行栅极氧化物膜形成步骤。在该步骤(S30)中，在包含例如氧的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10(干氧化)。因此，如图6所示，在碳化硅衬底10的主表面1A上与之接触地形成由二氧化硅构成的栅极氧化物膜20。
[0073]然后，在步骤(S40)中，执行氮退火步骤。在该步骤(S40)中，在诸如一氧化氮(NO)的气氛气体中以不低于1100°c且不高于1400°C的温度加热碳化硅衬底10。因此，氮原子被俘获在了位于栅极氧化物膜20和碳化硅衬底10之间的界面区域中的陷阱(未示出)中，从而抑制了在界面区域中形成界面态。此后，在诸如氮气(N2)的气氛气体中以不低于1100°C且不高于1400°C的温度进一步加热碳化硅衬底10 (后氧化退火(POA)处理)。
[0074]然后，在步骤(S50)中，执行栅电极形成步骤。在该步骤(S50)中，参考图7，例如用低压(LP)-化学气相沉积(CVD)在栅极氧化物膜20上与之接触地形成由已经将杂质加到高密度的多晶硅构成的栅电极30。
[0075]然后，在步骤(S60)中，执行层间绝缘膜形成步骤。在该步骤(S60)中，参考图7，例如，用CVD形成由二氧化硅或者氮化硅(具有不小于0.5 μ m且不大于2.0 μ m的膜厚度)构成的层间绝缘膜60，以与栅极氧化物膜20 —起包围栅电极30。
[0076]然后，在步骤(S70)中，执行欧姆电极形成步骤。在该步骤(S70)中，参考图8，首先，在将形成源电极40的区域中，移除层间绝缘膜60和栅极氧化物膜20，并形成暴露源极区15和接触区16的区域。然后，在该区域中，形成金属膜，其例如是T1、Al和Si的叠层膜或混合膜的或者Ni和Si的叠层膜或混合膜。具体地，通过使用剥离或干法蚀刻图案化，在该区域中形成金属膜。同样在碳化硅衬底10的与主表面1A相反的主表面1B上类似地形成金属膜。此后，在诸如氮或氩的惰性气体的气氛中，以不低于850°C且不高于1100°C的温度保持碳化硅衬底10达不短于0.5分钟且不长于15分钟的时间段。通过因此退火该金属膜，使该金属膜合金化，并且使金属膜的至少一部分转换成硅化物。因此，形成了由TiAlSi合金或NiSi合金构成的源电极40和漏电极50。
[0077]然后，在步骤(S80)中，执行源极互连形成步骤。在该步骤(S80)中，参考图1，例如，用气相沉积形成由代表导体的Al构成的源极互连41，以覆盖层间绝缘膜60和源电极40。通过执行上述(SlO)至(S80)的步骤，制造了根据本实施例的MOSFET 1，并完成了制造根据本实施例的半导体器件的方法。
[0078](第二实施例)
[0079]现在将描述根据代表本发明另一个实施例的第二实施例的半导体器件的MOSFET2。根据本实施例的MOSFET 2在构造、操作和效果方面基本类似于MOSFET 1，然而，根据本实施例的MOSFET 2在结构方面不同于MOSFET I，其中MOSFET I是平面型MOSFET而MOSFET2是沟槽型MOSFET。
[0080]参考图9，MOSFET 2是沟槽型M0SFET，且主要包括碳化硅衬底10、栅极氧化物膜20、栅电极30、充当欧姆电极的源电极40和漏电极50、层间绝缘膜60和源极互连41，这与根据第一实施例的MOSFET I类似。碳化硅衬底10具有朝主表面1A开口的沟槽70。沟槽70包括侧壁表面70A和底表面70B，并形成使得侧壁表面70A穿透源极区15和体区14以位于源极区15、体区14和漂移层13上，并使底表面70B位于漂移层13中。主表面1A相对于{0001}面具有例如不小于0.1°且不大于8°的偏离角或优选具有不小于1°且不大于8°的偏离角。
[0081]当从漂移层13的角度来看时，体区14与基础衬底11相反地形成。体区14形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与漂移层13接触。体区14通过包含P型杂质具有P导电类型。体区14中包含的P型杂质以铝(Al)或硼⑶为代表。
[0082]当从体区14的角度来看时，源极区15形成在漂移层13的对面。源极区15形成为包括侧壁表面70A并在离开侧壁表面70A的方向上延伸，同时与体区14接触。源极区15通过包含η型杂质具有η导电类型。源极区15中包含的η型杂质的浓度值高于漂移层13中包含的η型杂质的浓度值。源极区15中包含的η型杂质以磷(P)为代表。
[0083]邻接于源极区15地形成接触区16，同时与体区14接触。接触区16通过包含ρ型杂质具有P导电类型。接触区16中包含的P型杂质的浓度值高于体区14中包含的ρ型杂质的浓度值。接触区16中包含的ρ型杂质以铝(Al)或硼⑶为代表，这与体区14中包含的P型杂质类似。
[0084]与碳化硅衬底10接触地形成栅极氧化物膜20，具体地，形成为覆盖沟槽70的侧壁表面70A和底表面70B以及碳化硅衬底10的主表面1A0栅极氧化物膜20由二氧化硅构成。
[0085]与栅极氧化物膜20接触地形成栅电极30，使得栅极氧化物膜20位于栅电极30和碳化硅衬底10之间，具体地，形成为填满沟槽70的栅电极30。栅电极30例如由加入了杂质的多晶硅或诸如Al的导体构成。
[0086]源电极40在碳化硅衬底10的主表面1A上(在源极区15和接触区16上)形成为与之接触。如第一实施例，源电极40由TiAlSi合金和NiSi合金构成。
[0087]形成层间绝缘膜60以与栅极氧化物膜20 —起包围栅电极30，使栅电极30与源电极40和源极互连41电隔离。层间绝缘膜60例如由二氧化硅或氮化硅构成。
[0088]形成源极互连41以覆盖层间绝缘膜60和源电极40。源极互连41例如由诸如Al的导体构成，并通过源电极40与源极区15电连接。
[0089]漏电极50在碳化硅衬底10的与主表面1A相反的主表面1B上形成为与之接触。漏电极50由能与碳化硅衬底10欧姆接触的材料构成，诸如与源电极40的材料相同的材料，并电连接到碳化娃衬底10。
[0090]如第一实施例，构造源电极40和碳化硅衬底10之间的接触界面以及漏电极50和碳化硅衬底10之间的接触界面(参照图2)。因此，MOSFET 2如根据第一实施例的MOSFET1实现了抑制阈值电压变化。
[0091](第三实施例)
[0092]现在将描