元件。然而本发明并不以此为限，电子元件112例如可以是有源元件(active element)或无源元件(passiveelements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电系统(Micro Electro Mechanical Systems, MEMS)、微流体系统(micro f luidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件、压力感测器(pressure sensors)，但本发明亦不以此为限。如图1所示，导电垫114配置于半导体晶片110的上表面116，而电子元件112则配置于半导体晶片110的内部。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入(input)/输出(output)端，导电垫114的材质例如可以是销(aluminum)、铜(copper)或镲(nickel)或其他合适的导电材料。
[0051]继续参照图1，第一凹部120自上表面116朝半导体晶片110的下表面118延伸。第一凹部120的制作方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。第一重布局线路层130所使用的材料可以是铝、铜或其它合适的导电材料。第一重布局线路层130的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一绝缘层170配置于第一凹部120内，部分第一重布局线路层130配置于第一绝缘层170上。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0052]继续参照图1，第二凹部140自下表面118朝上表面116延伸且与第一凹部120通过连通部145连通。第二凹部140的制作方式例如可以是由半导体晶片110的下表面118，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的上表面116以微影蚀刻的方式所形成。值得注意的是，第二凹部140自下表面118朝上表面116延伸的深度与前述第一凹部120自上表面116朝下表面118延伸的深度的总和大于半导体晶片110自上表面116和下表面118之间的距离d。换言之，第二凹部140与第一凹部120之间具有连通部145。第二凹部140自下表面118朝上表面延伸116且与第一凹部120通过连通部145连通。第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150通过连通部145与第一重布局线路层130电性连接。如图1所示，在本发明的一些实施方式中，第二重布局线路层与第一重布局线路层130在连通部145形成T型接触(T contact)。第二重布局线路层150所使用的材料可以是铝、铜或其它合适的导电材料，第二重布局线路层150的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。如图1所示，在本发明的一些实施方式中，封装层160填入第二凹部140。封装层160配置于下表面118。封装层160所使用的材料可以是绿漆(soldermask)或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0053]在此值得注意的是，本发明的晶片封装体100通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。换目之，半导体晶片110的上表面116以及下表面118均各自具有第一重布局线路层130以及第二重布局线路层150。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。如图1所示，在本发明的一些实施方式中，半导体晶片110的上表面至下表面的距尚d实质上是300?600 μ m。厚度更尚的半导体晶片具有良好的机械强度，可有效增加制程边际(process margin)并提升晶片封装体的制造良率(process yield)。
[0054]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片(interposer)的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体100亦可进一步包含焊接垫以及连接于焊接垫的焊线，其中焊接垫与第二重布局线路层150电性连接，而焊线作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0055]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。第一钝化层180例如可以是氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)，但不以此为限。第一钝化层180可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件。第一钝化层180的形成方式例如可以是以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化(chemical-mechanical polishing, CMP)将绝缘薄膜平坦化，形成如图1所示的第一钝化层180。在本发明的一些实施方式中，第一钝化层180的表面182实质上平坦。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。此外，第一钝化层180尚可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。第一钝化层180还可以较高硬度的薄膜制作使其具有耐磨性，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第二钝化层190配置于第二凹部140内且覆盖下表面118，且第二钝化层190夹设于半导体晶片110与第二重布局线路层110之间。第二钝化层190例如可以是氮化硅或氮氧化硅，但不以此为限。第二钝化层190可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内的电子元件112、导电垫114以及内连线结构113等元件。
[0056]图2是根据本发明另一实施方式晶片封装体200的局部剖面示意图。请参照图2，晶片封装体200包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、