第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图2所示，晶片封装体200与图1中晶片封装体100不同之处在于:晶片封装体200进一步包含第二绝缘层210配置于第二凹部140内，第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的下表面118以及第二凹部140，再以微影蚀刻的方式制作开口 212形成如图2所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。另如图2所示，在本发明的一些实施方式中，封装层160填满第二凹部140且覆盖下表面118以及第二重布局线路层150。据此，封装层160所提供的隔绝空气或应力缓冲等功能，不仅保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件，尚可保护第二重布局线路层150。在此值得注意的是，本发明的晶片封装体200亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0057]图3是根据本发明另一实施方式晶片封装体300的局部剖面示意图。请参照图3，晶片封装体300包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图3所示，晶片封装体300与图1中晶片封装体100不同之处在于:晶片封装体300中第一绝缘层170具有开口 172，第二重布局线路层150通过开口 172与第一重布局线路层130电性连接。开口 172的位置对应于第二凹部140与第一凹部120之间的连通部145。明确言之，晶片封装体300的第二凹部140、连通部145与开口 172可以一步或多步干蚀刻方式形成。如图3所示，在本发明的一些实施方式中，封装层160填满第二凹部140。图4是根据本发明另一实施方式晶片封装体400的局部剖面示意图。请参照图4，晶片封装体400包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体300相似，在此即不重复赘述。如图4所示，晶片封装体400与图3中晶片封装体300不同之处在于:晶片封装体400的第二凹部140、连通部145与开口 172可以一步或多步激光钻孔方式形成。如图4所示，在本发明的一些实施方式中，封装层160填满第二凹部140。在此值得注意的是，本发明的晶片封装体300以及晶片封装体400亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0058]图5到图9是根据本发明一实施方式于制造过程中不同阶段的局部剖面示意图。请先参照图5，提供半导体晶片110，半导体晶片110具有电子元件112以及导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片110的上表面116。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入/输出端。关于电子元件112、导电垫114、内连线结构113以及层间介电层115的材料以及连接关系已如前述，在此即不重复。接着，形成第一凹部120自上表面116朝半导体晶片110的下表面118延伸。形成第一凹部120的方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。
[0059]接着请参照图6，形成第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。形成第一重布局线路层130的方式例如可以是以铝、铜或其它合适的导电材料先沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图6所示，在本发明的一些实施方式中，在形成第一重布局线路层130的步骤之前，进一步包含形成第一绝缘层170配置于第一凹部120内。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0060]接着请参照图7，在本发明的一些实施方式中，在形成第二凹部140的步骤之前，进一步包含形成第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。接着，平坦化第一钝化层180，使第一钝化层180的表面182实质上平坦。第一钝化层180的形成方式例如可以是以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化将绝缘薄膜平坦化。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。接着请参照图8，形成第二凹部140自下表面118朝上表面116延伸且与第一凹部120连通。如图8所示，在本发明的一些实施方式中，在形成第二凹部140的步骤与后续形成第二重布局线路层的步骤之间，进一步包含形成第二钝化层190配置于第二凹部140内且覆盖下表面118。接着请参照图9，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。第二重布局线路层150的形成方式例如可以是以铝、铜或其它合适的导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。最后请参照图1，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。此外，在本发明的一些实施方式中，进一步包含形成焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0061]图10到图11是根据本发明另一些实施方式于制造过程中不同阶段的局部剖面示意图。第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210的制作方式例如可以是以化学气相沉积法顺应地沿着