半导体晶片110的下表面118以及第二凹部140，沉积氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料形成绝缘薄膜，再以微影蚀刻的方式形成开口 212，即形成如图10所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。接着请参照图11，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。最后请参照图2，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0062]图12是根据本发明另一实施方式于制造过程中一阶段的局部剖面示意图。请参照图12，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以直通娃晶穿孔(Through-Silicon Via)方式形成第二凹部140。如图12所示，直通硅晶穿孔的蚀刻终点即可设定在蚀刻至第一重布局线路层130暴露出来为止，据此，第二凹部140与第一凹部120之间即形成连通部145。再如图3所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。
[0063]图13是根据本发明又一实施方式于制造过程中一阶段的局部剖面示意图。请参照图13，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以激光钻孔(Laser Drill)方式形成第二凹部140。如图13所示，激光钻孔可能将第一重布局线路层130打穿并暴露出来，据此，第二凹部140与第一凹部120之间亦形成连通部145。再如图4所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。如图1?4所示，在以上本发明各实施方式的制造方法完成后，可沿切割道SL分割各晶片封装体，其中切割道SL位于各半导体晶片110之间，分割的方式例如可以是以切割刀沿切割道SL划过，以分开相邻两晶片封装体。
[0064]最后要强调的是，本发明所提供的晶片封装体及其制造方法，具有双面的重布局线路层，将半导体晶片上表面的导电垫电性连接至下表面的焊球或焊线。因此，半导体晶片中导电垫的电性连接路径是以上下两面重布局线路层对接完成。据此，可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，具有可显著地降低制作成本的特殊功效。如此一来，由于厚度更高的半导体晶片具有良好的机械强度，半导体晶片的制程边际亦可被提升，进而提高晶片封装体的制造良率。此外半导体晶片的上表面可以是平坦平面，更能增加其在应用的功能多样性或是其与其他晶片封装体的堆叠上的简便性。
[0065]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一半导体晶片，具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 一第一凹部，自该上表面朝半导体晶片的一下表面延伸； 一第一重布局线路层，自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 一第二凹部，自该下表面朝该上表面延伸且与该第一凹部通过一连通部连通； 一第二重布局线路层，自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层通过该连通部与该第一重布局线路层电性连接；以及 一封装层，配置于该下表面。2.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一绝缘层，该第一绝缘层配置于该第一凹部内，部分该第一重布局线路层配置于该第一绝缘层上。3.根据权利要求1所述的晶片封装体，其特征在于，该第一绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。4.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层。5.根据权利要求4所述的晶片封装体，其特征在于，该第一钝化层的一表面实质上平坦。6.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面，且该第二钝化层夹设于该半导体晶片与该第二重布局线路层之间。7.根据权利要求1所述的晶片封装体，其特征在于，该封装层填满该第二凹部。8.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层填满该第二凹部且覆盖该下表面以及该第二重布局线路层。9.根据权利要求8所述的晶片封装体，其特征在于，该封装层配置于该第二钝化层下。10.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二绝缘层，该第二绝缘层配置于该第二凹部内，该第二绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。11.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一焊球，该焊球配置于该封装层下，且通过该封装层的一开口与该第二重布局线路层电性连接。12.根据权利要求1所述的晶片封装体，其特征在于，该上表面至该下表面的距离实质上是300?600 μ m。13.—种晶片封装体的制造方法，其特征在于，包含: 提供一半导体晶片，该半导体晶片具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 形成一第一凹部，该第一凹部自该上表面朝该半导体晶片的一下表面延伸； 形成一第一重布局线路层，该第一重布局线路层自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 形成一第二凹部，该第二凹部自该下表面朝该上表面延伸且与该第一凹部连通； 形成一第二重布局线路层，该第二重布局线路层自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层与该第一重布局线路层电性连接；以及 形成一封装层，该封装层配置于该下表面。14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第一重布局线路层的步骤之前，进一步包含形成一第一绝缘层，该第一绝缘层配置于该第一凹部内。15.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含: 形成一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层；以及。 平坦化该第一钝化层，使第一钝化层的一表面实质上平坦。16.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二重布局线路层的步骤之间，进一步包含形成一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面。17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二钝化层的步骤之间，进一步包含形成一第二绝缘层，该第二绝缘层配置于该第二凹部内。18.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含形成覆盖该下表面的一第二钝化层。19.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是直通硅晶穿孔。20.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是激光钻孔。
【专利摘要】一种晶片封装体及其制造方法。该晶片封装体包含半导体晶片、第一凹部、第一重布局线路层、第二凹部、第二重布局线路层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；第一凹部自上表面朝半导体晶片的下表面延伸；第一重布局线路层自上表面朝下表面延伸，第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；第二凹部自下表面朝上表面延伸且与第一凹部通过连通部连通；第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层通过连通部与第一重布局线路层电性连接；封装层配置于下表面。本发明可降低制程难度。
【IPC分类】H01L21/768, H01L23/482, H01L23/485, H01L21/60
【公开号】CN104900616
【申请号】CN201510098930
【发明人】温英男, 刘建宏, 姚皓然
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US20150255358