一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种减少形成高k-金属栅极时产生的金属残留的方法。
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅极工艺。对于具有32nm以下工艺节点的CMOS而言，所述高k_金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，再在半导体衬底上形成层间介电层，露出伪栅极结构的顶部，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wettinglayer);进行金属栅极材料(通常为铝)的填充。后者的实施过程包括:在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，再在半导体衬底上形成层间介电层，露出伪栅极结构的顶部，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层、阻挡层和浸润层；进行金属栅极材料(通常为铝)的填充。
[0003]上述工艺过程均需实施两次化学机械研磨过程，第一次是在形成层间介电层后实施，第二次是在填充金属栅极材料后实施。为了更好地提升伪栅极结构间层间介电层的填充能力，层间介电层的材料通常选用HARP (—种氧化物)。由于HARP的机械强度较差，实施第一次化学机械研磨时，位于空旷区域的层间介电层容易产生如图1A中示出的微小的刮伤缺陷100，这是因为该部分层间介电层的顶部面积较大，且缺少位于层间介电层下方的蚀刻停止层对其经受研磨时所起的保护作用。后续形成金属栅极材料后实施第二次化学机械研磨时，这些微小的刮伤缺陷100处的金属薄膜不易去除干净，成为金属薄膜残留，进而造成后续形成的分别连通金属栅极和器件源/漏区的接触塞之间的连通，导致器件短路问题。
[0004]为了解决这一问题，现有的方法是实施第二次化学机械研磨时通过增加研磨时间来将形成有金属薄膜残留的层间介电层去除，这同时会导致最终形成的高k_金属栅极结构的高度的降低，进而影响器件的性能。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；形成覆盖所述伪栅极结构和所述侧壁结构的层间介电层，并执行化学机械研磨直至露出所述伪栅极结构的顶部；去除所述伪栅极结构，在形成的沟槽中形成高k-金属栅极结构；执行化学机械研磨直至露出所述层间介电层；去除位于所述层间介电层上的金属残留物。
[0007]进一步，去除所述金属残留物包括下述步骤:形成覆盖所述高k_金属栅极结构区域的图案化的光刻胶层；以所述光刻胶层为掩膜，实施回蚀刻以去除所述金属残留物；采用灰化工艺去除所述光刻胶层。
[0008]进一步，所述光刻胶层中的开口的宽度大于0.2微米。
[0009]进一步，所述回蚀刻为干法蚀刻或者湿法蚀刻，且所述回蚀刻对所述金属残留物和所述层间介电层的构成材料的蚀刻选择比大于5:1。
[0010]进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k-金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。
[0011]进一步，去除所述金属残留物之后，还包括形成另一层间介电层的步骤，以覆盖所述高k-金属栅极结构。
[0012]进一步，所述另一层间介电层的厚度大于500埃。
[0013]进一步，形成所述另一层间介电层之后，还包括下述步骤:执行化学机械研磨以研磨所述另一层间介电层，以使其表面平整；形成分别连通所述高k-金属栅极结构和所述半导体器件的源/漏区的接触塞。
[0014]根据本发明，可以在不降低所述高k_金属栅极结构的高度的前提下，有效去除形成所述高k_金属栅极结构中的金属栅极材料层后执行化学机械研磨的过程中所形成的金属残留物。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1A为实施化学机械研磨以研磨形成于半导体衬底上的层间介电层时其位于半导体衬底的形成器件密度较小的区域之上的部分产生的微小的破损缺陷的示意图；
[0018]图1B-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的减少形成高k_金属栅极时产生的金属残留的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例]
[0024]参照图1B-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025]首先，如图1B所示，提供半导体衬底101，半导体衬底101的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底101的构成材料选用单晶硅。半导体衬底101中形成有诸如形成器件密度较小的区域的第一器件类型区域和诸如形成器件密度较大的区域的第二器件类型区域，为了简化，图示中仅示出第一器件类型区域。半导体衬底101中形成有隔离结构和各种阱(well)结构，为了简化，图示中予以省略。
[0026]在半导体衬底101上形成有伪栅极结构102,作为示例,伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0027]作为示例，在伪栅极结构102的两侧形成有紧靠伪栅极结构102的侧壁结构103。侧壁结构103由氧化物、氮化物或者二者的组合构成。形成侧壁结构103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在侧壁结构103两侧的半导体衬底101中形成有源/漏区。
[0028]接下来，在半导体衬底101上形成覆盖伪栅极结构102和侧壁结构103的层间介电层105，执行化学机械研磨以研磨层间介电层105，直至露出伪栅极结构102的顶部。形成层间介电层105可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。为了更好地提升层间介电层105在伪栅极结构102间的填充能力，层间介电层105的材料优选HARP，由于HARP的机械强度较差，实施所述化学机械研磨时，在层间介电层105中容易产生微小的刮伤缺陷105’。需要说明的是，在形成层间介电层105之前，还要先形