，并且也需要额外的工艺步骤以将半导体电阻器与IC中的诸如MOS晶体管的其他器件集成。因此，通常需要多个膜沉积、光刻和/或蚀刻操作以由不同的材料形成半导体电阻器。然而，因为它们利用多个沉积、光刻和/或蚀刻步骤以由不同的材料形成电阻器，所以这些技术会是高成本和耗时的。就这一点而言，根据本发明的各个实施例提供了集成电路和制造集成电路的方法。
[0039]图1是根据本发明的各个实施例的示出制造集成电路的方法100的流程图。方法100开始于框102，在框102中，在衬底上沉积多晶硅膜。衬底可以是包括轻掺杂有η型或P型掺杂剂的单晶硅的半导体衬底。可选地，衬底可以是在绝缘层上形成的半导体衬底以生成绝缘体上硅(SOI)器件。可以通过以任何合适的沉积工艺沉积多晶硅来沉积多晶硅膜。方法100继续进行框104，在框104中，图案化多晶硅膜以形成MOS晶体管的栅电极和多晶硅电阻器。应当注意，在这个操作期间同时形成MOS晶体管的栅电极和多晶硅电阻器。如框106所示，方法100也包括形成保护膜以限定多晶硅电阻器的至少一个负TCR部分。方法100继续进行框108，在框108中，在邻近多晶硅电阻器的负TCR部分处形成多晶硅电阻器的至少一个正TCR部分。在本发明的各个实施例中，如框110中所示，方法100还包括沉积覆盖MOS晶体管和多晶硅电阻器的ILD层。如框112中所示，方法100还包括形成ILD层的多个开口以暴露MOS晶体管的源电极、漏电极和栅电极以及多晶硅电阻器的正TCR部分。如框114中所示，方法100还包括在各开口中分别形成接触金属。如框116中所示，方法100还包括形成设置在ILD层上并且分别电连接至接触金属的金属焊盘。方法100的细节在下面的图2至图8中进一步示出并且在下面的段落中描述。
[0040]图2是根据本发明的各个实施例的衬底的至少一部分在制造集成电路的方法的中间阶段的示意图。参照图2，在衬底210上沉积多晶硅膜270。衬底270可以是包括已被轻掺杂有η型或P型掺杂剂的单晶硅的半导体衬底。可以通过以任何合适的沉积工艺沉积多晶硅来沉积多晶硅膜270，沉积工艺包括但不限于，原子层沉积(ALD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、高密等离子体化学气汽相沉积(HDPCVD)、次大气压化学汽相沉积(SACVD)、快速热化学汽相沉积(RTCVD)、高温氧化沉积(HTO)、低温氧化沉积(LTO)、限制反应处理CVD(LRPCVD)。如图2所示，在本发明的各个实施例中，衬底还包括浅沟槽隔离区212和有源区214。有源区214是在随后的操作中在其上将形成MOS晶体管的区域，而浅沟槽隔离区212是在随后的操作中在其上将形成多晶硅电阻器的区域。通过在衬底210中蚀刻沟槽并且其后用介电材料填充沟槽来形成浅沟槽隔离区212。介电材料可以是氧化硅或氮化硅。在本发明的各个实施例中，在多晶娃膜270和半导体衬底210之间还形成栅极介电层290。在栅极介电层290中使用的合适的材料的实例包括但不限于热生长的二氧化硅(S12)、沉积的S12或通过溅射沉积或原子层沉积而沉积的诸如氧化铪(HfO2)的高k电介质。如在此所使用的，术语“高k电介质”指的是具有大于约4.0 (高于S1d^k值)的介电常数k的电介质。栅极介电层290也可以包括高k介电材料。高k材料可以定义为具有大于约3.9 (热氧化硅的介电常数)的介电常数的介电材料。例如，高k介电材料可以包括具有在从大约18至大约40的范围内的介电常数的氧化铪(HfO2)。可选地，高k材料可以包括Zr02、Y2O3, La205、Gd2O5, T12, Ta205、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfT1、HfTaO、SrT1 中的一个或它们的组合。
[0041]图3是根据本发明的各个实施例的图2中示出的衬底在制造集成电路的方法的后续阶段的示意图。参照图3，在衬底210上沉积多晶硅膜270的操作之后，图案化多晶硅膜270以形成MOS晶体管260的栅电极262和多晶硅电阻器220。例如，可以通过使用光刻和诸如反应离子蚀刻(RIE)的各向异性蚀刻技术图案化多晶硅膜270以限定MOS晶体管260的栅电极262和多晶硅电阻器220。应当注意，在这个操作期间，MOS晶体管260的栅电极262和多晶硅电阻器220同时形成。也就是说，由于多晶硅电阻器220可以与MOS晶体管260的栅电极262同时形成，所以形成多晶硅电阻器220不需要额外的光掩模。此外，由于描述的工艺与现有的CMOS工艺是兼容的，所以使用现有的方法，描述的工艺是高度可行的。如图3所示，栅极介电层290也可以同MOS晶体管260的栅电极262和多晶硅电阻器220 一起图案化，或可选地，在从MOS晶体管260的栅电极262和多晶硅电阻器220的相对两侧去除栅极介电层290之前，可以终止蚀刻。此外，可以在MOS晶体管260的栅电极262和/或多晶硅电阻器220的侧壁表面上可选择地形成介电间隔件(未示出)。如图3所示，在本发明的各个实施例中，衬底210还包括浅沟槽隔离区212和有源区214，并且在有源区214上形成MOS晶体管260的栅电极262，而在浅沟槽隔离区212上形成多晶硅电阻器220。在衬底210中形成的浅沟槽隔离区212可以确保多晶硅电阻器220与有源区214上的MOS晶体管260隔离。因此，可以进一步改进多晶硅电阻器220的性能。还如图3所示，可以通过本领域已知的一个或多个离子注入工艺在衬底210的有源区214中形成源电极264和漏电极266。例如，可以通过在有源区214中掺杂诸如硼的P型掺杂剂来形成源电极264和/或漏电极266。可选地，可以通过掺杂诸如砷或磷的η型掺杂剂来形成源电极264和/或漏电极266。可以通过使用掩模在两个单独的步骤中将η型掺杂剂注入到衬底210的NFET部分内并且将P型掺杂剂注入到衬底210的PFET部分内而在栅电极262的相对两侧上的衬底210中形成源电极264和漏电极266。
[0042]图4是根据本发明的各个实施例的图3中示出的衬底在制造集成电路的方法的后续阶段的示意图。图5是根据本发明的各个实施例的图4中示出的衬底在制造集成电路的方法的后续阶段的示意图。参照图4和图5，在图案化多晶硅膜270以形成MOS晶体管260的栅电极262和多晶硅电阻器220的操作之后，形成保护膜280以限定多晶硅电阻器220的至少一个负电阻温度系数(TCR)部分224。TCR是温度变化对结构的电阻的影响的测量值。小于O的TCR(负TCR)指示随着结构的温度的增加，结构的电阻降低。相反，大于O的TCR(正TCR)指示随着结构的温度的增加，结构的电阻增大。如图5中所示，多晶硅电阻器220的负TCR部分224是被保护膜280覆盖的多晶硅电阻器220的部分。因此，被保护膜280覆盖的多晶硅电阻器220的部分被保护，而不受诸如硅化工艺的下面的工艺的影响。被保护膜280覆盖的多晶硅电阻器220的部分保持多晶硅的固有性质并且具有小于O的TCR。因此，限定了多晶硅电阻器220的负TCR部分224。如图4所示，在本发明的各个实施例中，沉积保护膜280以覆盖MOS晶体管260的栅电极262和多晶硅电阻器220。保护膜280可以是RPO (光刻胶保护氧化物)膜，通常在各个结构和区域上方形成RPO膜以在对半导体衬底的其他结构和区域实施随后的工艺操作期间保护该各个结构和区域。可以通过任何合适的沉积技术沉积RPO膜，沉积技术包括但不限于原子层沉积(ALD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、高密度等离子体化学气汽相沉积(HDPCVD)、次大气压化学汽相沉积(SACVD)、快速热化学汽相沉积(RTCVD)、高温氧化沉积(HTO)、低温氧化沉积(LTO)、限制反应处理CVD (LRPCVD)、金属有机物化学汽相沉积(MOCVD)、分子束外延(MBE)、物理汽相沉积、溅射、电镀、蒸发、旋涂、离子束沉积、电子束沉积、激光辅助沉积和化学溶液沉积。如图5所示，在沉积保护膜280的操作之后，光刻蚀刻保护膜280以覆盖多晶硅电阻器220的负TCR部分224。因此，可以根据各种需求精确地控制多晶硅电阻器220的负TCR部分224的图案。如图5所示，通过光刻蚀刻保护膜280限定多晶硅电阻器220的负TCR部分224的长度Y。另一方面，暴露未被光刻蚀刻的保护膜280覆盖的其他部分，并且因此可以例如在随后的硅化工艺期间硅化暴露的其他部分。
[0043]图6是根据本发明的各个实施例的图5