半导体器件的制作方法
【专利说明】半导体器件
[0001]相关串请的交叉引用
[0002]2014年5月26日提交的日本专利申请2014-107950号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及半导体器件，并且例如是一种适用于具有嵌入到衬底中的扩散层的半导体器件的技术。
【背景技术】
[0004]在半导体器件中，有时会发生将扩散层嵌入到衬底中并且在该扩散层之上形成晶体管。在该晶体管中，例如，将通过在充当基底的半导体衬底之上外延生长半导体层而形成的衬底用作衬底。然后，扩散层:在一些情况下，是在形成半导体层之后，通过离子注入方法形成的；或者在其他情况下，是在外延生长半导体层时形成的。
[0005]同时，日本特开专利申请昭62(1987)-40719号公报描述了:通过热扩散方法在充当基底的P型衬底的表面之上扩散P型杂质，并且接着在衬底之上生长外延层。
[0006]进一步地，日本特开专利申请2002-176177号公报描述了:通过在充当基底的P型衬底的表面之上形成η型外延层来形成半导体衬底，并且通过使用该半导体衬底来形成沟槽栅极类型IGBT。在日本特开专利申请2002-176177号公报中，外延层具有将低浓度η型层堆叠在高浓度η型层之上而形成的配置。
【发明内容】
[0007]当在充当基底的衬底之上形成半导体层时，将扩散层嵌入到半导体层中，并且在扩散层之上形成晶体管，在一些情况下，晶体管的耐受电压由在充当基底的衬底与扩散层之间的距离决定。然而，由于杂质也被引入到了衬底中，所以存在下列可能:在半导体器件的制造过程中也杂质从衬底扩散至半导体层，以及晶体管的耐受电压降低。其他问题和新颖特征将通过本说明书中的说明和对应附图而显而易见。
[0008]根据一个实施例，第一导电类型半导体层形成在第一导电类型基底衬底之上。半导体层的杂质浓度低于基底衬底的杂质浓度。第二导电类型第一嵌入层和第二导电类型第二嵌入层形成在半导体层中。第二嵌入层比第一嵌入层更深，远离第一嵌入层，并且具有比第一嵌入层更低的杂质浓度。在半导体层中进一步形成晶体管。
[0009]根据该实施例，可以抑制:杂质从衬底扩散至半导体层；以及晶体管的耐受电压降低。
【附图说明】
[0010]图1是示出了根据第一实施例的半导体器件的配置的截面图。
[0011]图2是晶体管的平面图。
[0012]图3是示出了半导体器件的制造方法的截面图。
[0013]图4是示出了半导体器件的制造方法的截面图。
[0014]图5是示出了半导体器件的制造方法的截面图。
[0015]图6包括用于阐释在衬底的深度方向上的杂质分布的视图。
[0016]图7包括示出了根据第二实施例的半导体器件的制造方法的截面图。
[0017]图8包括用于阐释在衬底的深度方向上的杂质分布的视图。
[0018]图9是示出了根据第三实施例的半导体器件的配置的截面图。
[0019]图10包括用于阐释在衬底的深度方向上的杂质分布的视图。
[0020]图11是示出了根据第四实施例的半导体器件的配置的截面图。
【具体实施方式】
[0021]在下文中参考附图对各个实施例进行阐释。在所有附图中，相似的构成部件由相似的附图标记表示，并且适当地省略了阐释。
[0022](第一实施例)
[0023]图1是示出了根据第一实施例的半导体器件SD的配置的截面图。根据本实施例的半导体器件SD通过使用衬底SUB而形成。衬底SUB通过在包括块体半导体(例如，单晶硅)的基底衬底BSUB之上生长包括半导体(例如，硅)的外延层EPI (半导体层)而形成。基底衬底BSUB和外延层EPI两者是相同的导电类型(第一导电类型:例如P型)。基底衬底BSUB的杂质浓度高于外延层EPI的杂质浓度。
[0024]作为与外延层EPI不同的导电类型(第二导电类型:例如η型)的第一嵌入层BINPLl形成在外延层EPI中。第一嵌入层BINPLl远离基底衬底BSUB。第一嵌入层BINPLl:可以在外延地生长外延层EPI时形成；或者可以在形成外延层EPI之后通过离子注入方法形成。在前一种情况下，第一嵌入层BINPLl形成在衬底SUB的整个表面之上。
[0025]进一步地，第二嵌入层BINPL2形成在外延层EPI中。第二嵌入层BINPL2是第二导电类型杂质层，比第一嵌入层BINPLl更深，并且远离第一嵌入层BINPL1。第二嵌入层BINPL2的杂质浓度低于第一嵌入层BINPLl的杂质浓度。第二嵌入层BIN0L2被形成用于抑制:基底衬底BSUB的杂质在外延层EPI中扩散；以及在外延层EPI的更低层中的第一导电类型杂质浓度增加。
[0026]然后，构成逻辑电路的晶体管TR2和TR3和用于电力控制的晶体管TRl形成在外延层EPI中。在平面图中，至少晶体管TRl与第一嵌入层BINPLl重叠。
[0027]以下阐释基于第一导电类型是P型并且第二导电类型是η型的情况。然而，也可以第一导电类型是η型并且第二导电类型是P型。
[0028]晶体管TR2是η型低耐受电压晶体管，并且具有栅极电极GE2、源极S0U2和漏极DRN2 ο晶体管TR3是P型低耐受电压晶体管，并且具有栅极电极GE3、源极S0U3和漏极DRN3。晶体管TR2和TR3包括CMOS晶体管。同时，栅极绝缘膜(在图中未示出)形成在栅极电极GE2和GE3之下。
[0029]晶体管TRl是用于电力控制的水平晶体管，并且具有比晶体管TR2和TR3更高的耐受电压。晶体管TRl具有栅极电极GEl、源极SOUl和漏极DRNl。在漏极DRNl与栅极电极GEl之间的距离大于在源极SOUl与栅极电极GEl之间的距离。结果，在漏极DRNl与栅极电极GEl之间的耐受电压更高。栅极绝缘膜(在图中未示出)形成在栅极电极GEl之下。栅极绝缘膜比晶体管TR2和TR3的栅极绝缘膜更厚。此处，通过STI方法或者LOCOS方法形成的元件隔离绝缘膜，形成在漏极DRNl与栅极电极GEl之间。
[0030]漏极DRNl具有η型阱WL12和形成在η型阱WL12的表面层之上的η型高浓度区域HINPL13。高浓度区域HINPL13耦合至接触C0N3。进一步地，η型偏移区域NOFll形成在η型阱WL12周围。换言之，η型阱WL12形成在偏移区域NOFll的表面层中。
[0031]同时，源极SOUl具有η型高浓度区域HINPL12。高浓度区域HINPL12形成在ρ型阱WL21的表面层中。虽然在该图中未示出，但是ρ型高浓度区域形成在ρ型阱WL21的定位与高浓度区域HINPL12相邻的一部分处。然后，接触C0N2耦合至ρ型高浓度区域和高浓度区域HINPL12。
[0032]然后，绝缘膜HMSKl和层间绝缘膜INSLl形成在衬底SUB之上。绝缘膜HMSKl是例如氮化硅膜，并且层间绝缘膜INSLl是例如氧化硅膜。接触C0N2、C0N3、C0N4、C0N5、C0N6和C0N7嵌入到绝缘膜HMSKl和层间绝缘膜INSLl中。接触C0N2耦合至晶体管TRl的源极SOUl，并且接触C0N3耦合至晶体管TRl的漏极DRNl。接触C0N4耦合至晶体管TR2的源极S0U2，并且接触C0N5耦合至晶体管TR2的漏极DRN2。接触C0N6耦合至晶体管TR3的源极S0U3，并且接触C0N7耦合至晶体管TR3的漏极DRN3。同时，虽然在附图中没有示出，但是耦合至栅极电极GEl的接触、耦合至栅极电极GE2的接触、耦合至栅极电极GE3的接触、和耦合至深阱DWL (稍后描述)的接