多层级集成电路的选择电路的制作方法
【专利说明】
【背景技术】
[0001]传统上已经在集成电路(IC)中在包括多个层的单个层级中制作组件(逻辑门、晶体管、存储器单元等等)。按照这种方式，该层级包括用于形成掺杂阱、内阱、栅极触点、栅极电介质层、逻辑迹线、金属触点、通孔、迹线布线等等的层，目的在于形成分布在该层级的二维(2-D)空间中的该层级的组件。为了增加组件密度的目的，可以使用更近期引入的IC制造技术来创建三维(3-D) 1C，也称作多层级1C。如其名称所暗示的，多层级IC包含多个层级，其中所述层级和包含于其中的组件彼此“堆叠”于其上。
【附图说明】
[0002]图1是根据示例实现方式的多层级集成电路(IC)的分解示意图。
[0003]图2、3、4和5描绘了根据示例实现方式的多层级IC的层级的示例层。
[0004]图6、7、8和9描绘了根据另外的实现方式的多层级IC的层级的示例层。
[0005]图10描绘了根据另外的实现方式的多层级IC的层级的层。
[0006]图11是根据示例实现方式的物理机的示意图。
[0007]图12是图示了根据示例实现方式的在多层级电路中选择层级的技术的流程图。
【具体实施方式】
[0008]本文公开了用于制作和选择性激活与三维(3D)或多层级集成电路(IC)的不同层级相关联的电路的系统和技术。例如，这种选择可以出于选择在存储器设备的不同层级上制作的垂直堆叠的存储器存储单元的目的而被用在多层级存储器设备中。如本领域技术人员鉴于说明书、附图和权利要求能够认识到的，本文公开的技术和系统可以被用在许多其他应用中。
[0009]注意的是，可以使用用于制作多层级IC的许多不同制造技术之一来制作这样的ICo作为示例，在一些实现方式中，可以在单片衬底上制作多层级1C。在其他实现方式中，可以采用诸如管芯上管芯、管芯上晶片或晶片上晶片制作之类的制造工艺。此外，取决于特定的实现方式，多层级IC可以包括或可以不包括半导体衬底。例如，在一些实现方式中，多层级IC可以是由非半导体衬底中的金属氧化物形成并且不包括半导体衬底的忆阻器存储器设备。在另外的实现方式中，作为另一示例，多层级IC可以是包括半导体衬底的忆阻器存储器设备，所述半导体衬底包含用于帮助层级选择的逻辑。此外，尽管本文对于与光刻法相关联的术语(诸如例如，掩模组)进行了示例引用，然而根据另外的示例实现方式，可以使用其他微光刻技术(作为示例，纳米压印光刻或干涉光刻以及相关联的模组)。因此，预期到在所附权利要求的范围之内的许多变形。
[0010]参考图1，根据示例实现方式，多层级IC 10包括相对于彼此垂直堆叠或定向的多个层级15 (图1中描绘的层级15-1、15-2……15-N)。通常，每个层级15包含一个或多个层，比如一个或多个金属层、氧化物层、掺杂层等等，目的在于针对布置在二维(2-D)空间中的层级15的组件形成掺杂阱、内阱、栅极触点、栅极电介质层、逻辑迹线、金属触点、通孔、迹线布线等。因此，通常，给定的层级15是用于限定组件(例如，计数器、存储器单元、复用器、解码器等等)的特定2-D布置的完整的一组层。
[0011]对于本文公开的示例实现方式，每个层级15具有相关联的示范性电路20 (在图1中所描绘的并且分别与层级15-1、15-2……15-N相关联的电路20-1、20-2……20,)，其被构造为被选择性激活。根据示例实现方式，电路20可以是与存储器存储阵列的不同行或列相关联的存储器单元(例如，忆阻器单元)，并且作为示例，电路20之一被选择并因此在任意一个时刻被激活。在另外的实现方式中，多个电路20可以在任何一个时刻被选择/激活。
[0012]出于电路选择的目的，每个电路20包含层级选择电路22 (层级选择电路22-1、22-2……22-N，其在图1中被描绘并且分别是电路20-1、20-2……20-N的一部分)。在这点上，如本文进一步公开的，出于此目的，层级选择信号(本文称作“SID”)在层级选择电路当中串行地传播。
[0013]根据本文公开的示范性系统和技术，层级选择电路22在设计上是相同的，并且根据一些实现方式，电路20可以在设计上是相同的(例如，层级选择电路22和相关联的存储器单元可以在设计上是相同的)。由于针对不同层级15使用相同的电路，可以以其他方式被用来制作多层级IC 10的掩模的数目被显著减少，从而降低了制作IC 10中所涉及的成本。换言之，根据示例实现方式，可以使用相同的掩模组来制作层级选择电路22和/或电路20。
[0014]尽管层级选择电路22可以是相同的，然而本文公开了出于使用单个Sid层级选择信号选择性地激活层级选择电路22的目的的技术和系统，所述单个Sid层级选择信号被提供给在堆叠的顶部或底部处(取决于实现方式)的层级选择电路22并且串行地传播通过其余的层级选择电路22。相同的层级选择电路22均被构造为在接收到的Sid层级选择信号指示或代表相同的给定预定值时被激活。在这点上，如本文所公开的，在Sid层级选择信号传播通过层级选择电路22时，每个电路22变更由信号所指示的值，从而允许信号针对电路22之一指示对该电路22的选择/激活进行触发的值。
[0015]更具体地，根据示例实现方式，最上面的层级选择电路22-1接收Sid-1层级选择信号，其中“-1”后缀表示代表特定值(例如，某个“计数”)的Sid层级选择信号。这里，“-1”后缀将Sid-1层级选择信号表示为代表其初始值。作为示例，Sid-1层级选择信号可以由行或列地址解码器来供应(例如，对于多层级IC 10是存储器设备的实现方式)。最上面的层级选择电路22-1变更Sid-1层级选择信号(按照其他层级选择电路22变更接收到的Sid层级选择信号的相同的方式)，之后将经变更的信号(现在称作“Sid-2”层级选择信号)供应给层级选择电路22的串行链中的下一个层级选择电路22-2。
[0016]作为更具体的示例，根据一些实现方式，每个层级选择电路22被构造为对接收到的Sid层级选择信号实行数学变更，以加上或减去一定的值。例如，在一些示例实现方式中，每个层级选择电路22被构造为将由接收到的Sid层级选择信号所指示的计数值递增“I”或加“I”。在另外的实现方式中，每个层级选择电路22被构造为从接收到的Sid选择信号递减“I”或减“I”。例如，层级选择信号Sid-1可以指示初始计数值“O”。最上面的层级选择电路22-1将计数值递增，使得Sid-1层级选择信号指示计数值“I”。同样地，层级选择电路22-2将计数值递增，使得Sid-3层级选择信号指示计数值“2”。因此，通常，由给定层级选择电路22-N所接收到的Sid-N层级选择信号具有比由层级选择电路22-N提供给下一个层级选择电路22-N+1的Sid-N+1层级选择信号的计数值小I的计数值。因此，尽管层级选择电路22是相同的并且被构造为由相同的值来选择/激活，然而因为每个层级选择电路22接收不同的值，所以可以酌情调整由Sid-1层级选择信号指示的初始值以选择/激活给定的电路22。
[0017]作为示例，层级选择电路22通常可以被构造为响应于接收到指示值“5”的Sid选择信号而被激活。为了选择最上面的层级选择电路22-1，指示值“5”的Sid-1选择信号可以因此被供应给电路22-1。层级选择电路22-1以及其他层级选择电路22变更此值，使得没有其他电路22接收指示值“5”的Sid选择信号。继续该示例，如果要选择第三层级选择电路22-3 (图1中未示出)，则将指示值“3”的Sid-1选择信号供应给层级选择电路22-1，这导致了针对由层级选择电路22-3接收到的Sid选择信号的计数值5 (由于层级选择电路22-1和22-2均将值递增了 “I”)。
[0018]根据示例实现方式，层级选择电路22可以由图2 (最下面的层30-1)、图3 (从底部数第二层30-2)、图4 (从底部数第三层30-3)和图5 (最上面的层30_4)中描绘的4个层30形成。注意的是，根据另外的示范性实现方式，图2、3、4和5中描绘的层的垂直顺序可以颠倒。
[0019]层级选择电路22的第一层或最下面的层30-1 (图2)包含用于形成通孔34的金属层，目的在于将已被层级电路22所变更的Sid选择信号(对于该示例，是3比特数字信号)路由到下面的相邻层级选择电路22。第二层30-2包含用于形成计数器50或逻辑的层，所述计数器50或逻辑将Sid选择信号的3比特供应给与最下面的层30-1的通孔34 (参见图2)耦合的金属迹线40。对于该示例，层30-2的比较器58将3比特计数器输出与预定的计数值相比较以识别匹配。当匹配出现时，比较器58断言(例如，驱动到逻辑I)称作“LEVELSELECT (层级选择)”的信号，目的在于选择层级选择电路22以及例如选择其余的电路20(参见图1)。在另外的实现方式中，比较器58可以被替换地耦合来比较计数器50的三个输入端子54上存在的三个比特。因此，预期到在所附权利要求的范围之内的许多变形。
[0020]计数器50的三个输入端子54由第三层30-3 (参见图4)的通孔60耦合到最上面的层或第四层30-4(参见图5)的线迹线64。因此，线迹线64从上面的层级选择电路22或者从初始Sid-1选择信号的源(无论哪个可适用)接收Sid选择信号。
[0021]根据另外的实现方式，可以采用较不密集的编码，目的在于最小化层级选择电路22的复杂度。按照这种方式，在另外的实现方式中，可以采用单热计数器(one hotcounter)，其中层级选择电路22不包含任何逻辑器件。在该单热计数器设计中，三个比特值(对于该示例，假定三个比特值)中的一个比特是逻辑1，以及其余两个比特是逻辑O。逻辑I比特(即，“热比特”)在比特位置上被每个层级选择电路22移位或旋转，使得值随着它们传播通过电路22而形成三个重复模式的序列:100，010, 001, 100, 010, 001, 100，010,等等。这样的设计对于可能不以其他方式逻辑或采用使用半导体衬底的某些设备(例如，忆阻器设备)而言可以是尤为有利的。
[0022]作为更具体的示例，图6、7、8和9分别描绘了根据其中采用了单热计数器的另外的实现方式的层级选择电路的对应的第一层70-1、第二层70-